特許
J-GLOBAL ID：200903060315773910

CVDエッチングおよび堆積シーケンスにより形成されるCMOSトランジスタ接合領域

発明者：
ムールティ、アナンド

ムールティ、アナンド について

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グラス、グレン

グラス、グレン について

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ウェストマイヤー、アンドリュー

ウェストマイヤー、アンドリュー について

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ハッテンドルフ、マイケル

ハッテンドルフ、マイケル について

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ワンク、ジェフリー

ワンク、ジェフリー について


出願人/特許権者：
インテル・コーポレーション

インテル・コーポレーション について


代理人 (1件)： 龍華 明裕
公報種別：公表公報
出願番号（国際出願番号）：特願2007-549723
公開番号（公開出願番号）：特表2008-533695
出願日： 2006年01月04日
公開日（公表日）： 2008年08月21日
要約：
この発明は、ソース-ドレインcMOSトランジスタの置換技術に関する。プロセスは、装置一式を利用して基板材料に窪みをエッチングして、その後、別のものに堆積することに関する。エッチングとその後の堆積とを、大気に曝すことなく、同じ反応器でなす方法が開示される。置換ソース-ドレインアプリケーション用のソース-ドレイン窪みのイン・サイチューエッチングは、現行のエックス・サイチューエッチングに対して幾らかの利点を提供する。トランジスタ駆動電流は、(1)asエッチングされた表面が大気に曝されると、シリコンエピ層界面の汚染が削減されること、(2)エッチング窪みの形状に対する正確制御、により向上する。堆積は、選択的/非選択的方法を含む、様々な技術によりなされてもよい。ブランケット堆積の場合、性能重要領域のアモルファス堆積を避ける基準も提示される。【選択図】図1
請求項（抜粋）：
一の第1接合領域を形成すべく一のゲート電極の隣の一の基板の一の第1箇所と、前記基板に一の第2接合領域を形成すべく前記ゲート電極の隣の前記基板の一の異なる第2箇所とを除去する工程と、 前記第1接合領域と前記第2接合領域とに一の結晶質材料の一のエピタキシャル厚みを形成する工程とを含み、 前記除去する工程と前記形成する工程は同一のチャンバ内で前記チャンバの一の封止を破ることなく起こる、方法。
IPC (3件)：
H01L 29/78 ,  H01L 21/823 ,  H01L 27/092
FI (3件)：
H01L29/78 301S ,  H01L27/08 321E ,  H01L27/08 321C
Fターム (52件)：
5F048AA07 ,  5F048AC03 ,  5F048BA01 ,  5F048BA10 ,  5F048BA14 ,  5F048BB06 ,  5F048BB07 ,  5F048BB11 ,  5F048BC01 ,  5F048BC05 ,  5F048BC15 ,  5F048BD01 ,  5F048BE03 ,  5F048BG13 ,  5F048DA25 ,  5F048DA27 ,  5F048DA28 ,  5F048DA30 ,  5F140AA01 ,  5F140AB03 ,  5F140AC28 ,  5F140BA01 ,  5F140BA13 ,  5F140BA16 ,  5F140BD04 ,  5F140BD05 ,  5F140BD07 ,  5F140BD11 ,  5F140BD13 ,  5F140BD17 ,  5F140BE09 ,  5F140BE10 ,  5F140BF01 ,  5F140BF04 ,  5F140BG08 ,  5F140BG12 ,  5F140BG14 ,  5F140BG31 ,  5F140BG39 ,  5F140BH06 ,  5F140BH07 ,  5F140BH14 ,  5F140BH21 ,  5F140BH27 ,  5F140BK03 ,  5F140BK09 ,  5F140BK13 ,  5F140BK18 ,  5F140CB04 ,  5F140CB08 ,  5F140CE10 ,  5F140CF03
引用特許：
出願人引用 (11件)
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審査官引用 (11件)
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