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J-GLOBAL ID：201302234809866268   整理番号：13A0014538

データ再配置によるDTUデータ転送に基づいた低電力ヘテロジニアスマルチコアプロセッサ

Acceleration of Block Matching on a Low-Power Heterogeneous Multi-Core Processor Based on DTU Data-Transfer with Data Re-Allocation

著者 (6件)： HIRAMATSU Yoshitaka (Central Res. Lab., Hitachi, Ltd.) ,  WAIDYASOORIYA Hasitha M. (Graduate School of Information Sciences, Tohoku Univ.) ,  HARIYAMA Masanori (Graduate School of Information Sciences, Tohoku Univ.) ,  NOJIRI Toru (Central Res. Lab., Hitachi, Ltd.) ,  UCHIYAMA Kunio (Central Res. Lab., Hitachi, Ltd.) ,  KAMEYAMA Michitaka (Graduate School of Information Sciences, Tohoku Univ.)
資料名： IEICE Transactions on Electronics (Institute of Electronics, Information and Communication Engineers)  (IEICE Transactions on Electronics (Institute of Electronics, Information and Communication Engineers))
巻： E95-C  号： 12  ページ： 1872-1882 (J-STAGE)  発行年： 2012年 
JST資料番号： L1370A  ISSN： 0916-8524  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 英語 (EN)

抄録/ポイント： ヘテロジニアスマルチコアプロセッサにおいて,異なったコア間の大きなデータ転送時間は大きな問題である。本論文は複雑なメモリ配置と共にデータ転送ユニットを構成するデータ転送を加速する方法を提供する。我々は我々の技術を評価するため,画像処理において非常に普及しているブロックマッチングを使用した。提案した方法はCPUベースデータ転送を用いた従来の研究と比較してデータ転送時間を42%低減した。さらに,16×16ピクセルブロックのVGA画像のための全処理時間はわずか15msである。(翻訳著者抄録)

シソーラス用語： *パターンマッチング ,  *データ転送 ,  不均一系 ,  *マイクロプロセッサ ,  加工時間 ,  画素 ,  記憶装置 ,  画像処理 ,  移設
準シソーラス用語： ピクセル ,  ブロックマッチング ,  *マルチコアプロセッサ ,  メモリ ,  ヘテロジニアスシステム ,  再配置 ,  処理時間

分類 (2件)： 半導体集積回路  (NC03162T) ,  論理回路  (NC05070B)

引用文献 (13件)：

• [1] H. Shikano, M. Ito, M. Onouchi, T. Todaka, T. Tsunoda, T. Kodama, K. Uchiyama, T. Odaka, T. Kamei, E. Nagahama, M. Kusaoke, Y. Nitta, Y. Wada, K. Kimura, and H. Kasahara, “Heterogeneous multi-core architecture that enables 54x AAC-LC stereo encoding,” IEEE J. Solid-State Circuits, vol.43, no.4, pp.902-910, 2008.
• [2] O. Takahashi, C. Adams, D. Ault, E. Behnen, O. Chiang, S.R. Cottier, P. Coulman, J. Culp, G. Gervais, M.S. Gray, Y. Itaka, and C.J. Johnson, “Migration of cell broadband engine from 65nm SOI to 45nm SOI,” ISSCC Dig. Tech. Papers, pp.86-87, 2008.
• [3] Y. Yuyama, M. Ito, Y. Kiyoshige, Y. Nitta, S. Matsui, O. Nishii, A. Hasegawa, M. Ishikawa, T. Yamada, J. Miyakoshi, K. Terada, T. Nojiri, M. Satoh, H. Mizuno, K. Uchiyama, Y. Wada, and K. Kimura, “A 45nm 37.3GOPS/W heterogeneous multi-core SoC,” ISSCC Dig., pp.100-101, 2010.
• [4] K. Hosogi, S. Higashijima, T. Tashiro, A. Kawaguchi, and N. Nishioka, “A data transfer implementation on media processor MAPCA,” IPSJ SIG Notes 2002, vol.9, pp.91-95, 2002. (in Japanese)
• [5] H.M. Waidyasooriya, M. Hariyama, and M. Kameyama, “Memory allocation for window-based image processing on multiple memory modules with simple addressing functions,” IEICE Trans. Fundamentals, vol.E94-A, no.1, pp.342-351, Jan. 2011.

タイトルに関連する用語 (3件)： 再配置 ,  データ転送 ,  低電力