半導体装置

発明者：
出願人/特許権者：
公報種別：公開公報
出願番号（国際出願番号）：特願2011-169942
公開番号（公開出願番号）：特開2012-256815
出願日： 2011年08月03日
公開日（公表日）： 2012年12月27日
要約：

【課題】電力が供給されない状況でも記憶内容の保持が可能で、配線数を削減することによって高集積化が図られた半導体装置を提供することを目的とする。【解決手段】トランジスタのオフ電流を十分に小さくすることができる材料、例えば、ワイドギャップ半導体である酸化物半導体材料を用いて半導体装置を構成する。トランジスタのオフ電流を十分に小さくすることができる半導体材料を用いることで、長期間にわたって情報を保持することが可能である。また、書き込み用のワード線と読み出し用のワード線を共通化し、かつ書き込み用のビット線と読み出し用のビット線を共通化することにより配線数を削減し、単位面積あたりの記憶容量を増加させる。【選択図】図1

請求項（抜粋）：

ソース線と、 n(nは自然数)本のビット線と、前記ソース線と前記ビット線との間に直列に接続された第1乃至第m(mは自然数)のメモリセルと、 m+1本のワード線と、第1及び第2の選択線と、ゲート電極が前記第1の選択線と電気的に接続された第1の選択トランジスタと、ゲート電極が前記第2の選択線と電気的に接続された第2の選択トランジスタと、を有し、前記メモリセルは、第1のゲート電極、第1のソース電極、及び第1のドレイン電極を有する第1のトランジスタと、第2のゲート電極、第2のソース電極、及び第2のドレイン電極を有する第2のトランジスタと、容量素子と、を有し、前記第1のトランジスタは半導体材料を含む基板に設けられ、前記第2のトランジスタは酸化物半導体層を含んで構成され、前記ソース線は、前記第2の選択トランジスタを介して、第mのメモリセルの前記第1のソース電極と電気的に接続され、前記ビット線は、前記第1の選択トランジスタを介して、第1のメモリセルの前記第1のドレイン電極と電気的に接続され、かつ第1のメモリセルの前記第2のドレイン電極と電気的に接続され、第1のワード線は、第1のメモリセルの前記第2のゲート電極と電気的に接続され、第k(kは2以上m以下の自然数)のワード線は、第kのメモリセルの前記第2のゲート電極と電気的に接続され、かつ第k-1のメモリセルの前記容量素子の電極の一方と電気的に接続され、第kのメモリセルの前記第1のドレイン電極は、第k-1の前記第1のソース電極と電気的に接続され、前記第mのメモリセルの前記第1のゲート電極と、前記第mのメモリセルの前記第2のソース電極と、前記第mのメモリセルの前記容量素子の電極の他方と、が電気的に接続されていることを特徴とする半導体装置。

IPC (11件)：

H01L 21/824 , H01L 27/108 , H01L 29/786 , H01L 27/115 , H01L 21/336 , H01L 29/788 , H01L 29/792 , H01L 21/823 , H01L 27/088 , H01L 27/092 , H01L 27/08

FI (8件)：

H01L27/10 321 , H01L29/78 613B , H01L29/78 618B , H01L27/10 434 , H01L29/78 371 , H01L27/08 102E , H01L27/08 321G , H01L27/08 331E

Fターム (161件)：

5F048AB01 , 5F048AB03 , 5F048AC04 , 5F048AC10 , 5F048BA01 , 5F048BA14 , 5F048BA16 , 5F048BA19 , 5F048BA20 , 5F048BB03 , 5F048BB05 , 5F048BB08 , 5F048BB09 , 5F048BB11 , 5F048BB12 , 5F048BC06 , 5F048BD04 , 5F048BD10 , 5F048BF06 , 5F048BF07 , 5F048BF16 , 5F048BG06 , 5F048BG13 , 5F048CB01 , 5F048CB03 , 5F048DA23 , 5F083AD02 , 5F083AD69 , 5F083EP22 , 5F083EP75 , 5F083GA01 , 5F083GA05 , 5F083GA06 , 5F083GA09 , 5F083GA11 , 5F083GA21 , 5F083GA25 , 5F083HA02 , 5F083HA06 , 5F083HA08 , 5F083JA02 , 5F083JA05 , 5F083JA06 , 5F083JA12 , 5F083JA19 , 5F083JA35 , 5F083JA36 , 5F083JA37 , 5F083JA38 , 5F083JA39 , 5F083JA40 , 5F083JA42 , 5F083JA44 , 5F083JA53 , 5F083JA56 , 5F083JA60 , 5F083LA02 , 5F083LA21 , 5F083MA05 , 5F083MA06 , 5F083MA19 , 5F083PR01 , 5F083PR22 , 5F083PR33 , 5F083PR34 , 5F083PR40 , 5F083ZA19 , 5F083ZA21 , 5F101BA17 , 5F101BB17 , 5F101BD02 , 5F101BD30 , 5F101BD33 , 5F101BD39 , 5F101BE02 , 5F101BE05 , 5F101BF01 , 5F101BF02 , 5F101BF03 , 5F101BF05 , 5F101BF09 , 5F101BH16 , 5F110AA01 , 5F110AA06 , 5F110AA08 , 5F110AA14 , 5F110BB05 , 5F110BB08 , 5F110CC01 , 5F110CC02 , 5F110CC05 , 5F110DD01 , 5F110DD02 , 5F110DD05 , 5F110DD13 , 5F110EE01 , 5F110EE02 , 5F110EE03 , 5F110EE04 , 5F110EE09 , 5F110EE14 , 5F110EE31 , 5F110EE44 , 5F110EE45 , 5F110FF01 , 5F110FF02 , 5F110FF03 , 5F110FF04 , 5F110FF09 , 5F110FF28 , 5F110FF29 , 5F110FF36 , 5F110GG01 , 5F110GG02 , 5F110GG22 , 5F110GG28 , 5F110GG29 , 5F110GG32 , 5F110GG33 , 5F110GG34 , 5F110GG43 , 5F110GG57 , 5F110HK02 , 5F110HK03 , 5F110HK04 , 5F110HK06 , 5F110HK07 , 5F110HK22 , 5F110HK25 , 5F110HK33 , 5F110HK34 , 5F110HL01 , 5F110HL02 , 5F110HL03 , 5F110HL04 , 5F110HL12 , 5F110HL22 , 5F110HL23 , 5F110HL24 , 5F110HM02 , 5F110HM03 , 5F110HM17 , 5F110NN02 , 5F110NN22 , 5F110NN23 , 5F110NN24 , 5F110NN27 , 5F110NN28 , 5F110NN34 , 5F110NN35 , 5F110NN40 , 5F110NN62 , 5F110NN72 , 5F110NN74 , 5F110NN77 , 5F110PP02 , 5F110PP10 , 5F110PP13 , 5F110PP29 , 5F110PP35 , 5F110QQ19

引用特許：

審査官引用 (10件)

半導体装置、半導体記憶装置及びその製造方法、並びに携帯情報機器
公報種別：公開公報出願番号：特願2001-175634 出願人：シャープ株式会社
半導体素子の閾値電圧の制御方法
公報種別：公開公報出願番号：特願2008-124859 出願人：キヤノン株式会社
特開昭47-027647

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