特許
J-GLOBAL ID：201303049506997272
1対のセルにデータを記憶するDRAM
出願人/特許権者：
富士通セミコンダクター株式会社
富士通セミコンダクター株式会社 について
代理人 (2件)： 土井 健二 , 林 恒徳
公報種別：特許公報
出願番号（国際出願番号）：特願2000-245847
公開番号（公開出願番号）：特開2001-143463
特許番号：特許第4754050号
出願日： 2000年08月14日
公開日（公表日）： 2001年05月25日
請求項（抜粋）：
【請求項1】 複数のメモリセルを有するメモリ回路において、
順番に配置された第1、第2、第3、第4のビット線を有する複数のビット線グループと、
前記第1及び第3のビット線からなる第1のビット線対との交差位置の1対のメモリセルに接続される第1のワード線群と、
前記第2及び第4のビット線からなる第2のビット線対との交差位置の1対のメモリセルに接続される第2のワード線群とを有するメモリセルアレイと、
前記メモリセルアレイの一方側に配置され、前記第1のビット線対にそれぞれ接続される第1のセンスアンプ群と、
前記メモリセルアレイの他方側に配置され、前記第2のビット線対にそれぞれ接続される第2のセンスアンプ群と、
前記ビット線対をプリチャージレベルにプリチャージするプリチャージ回路とを有し、
1つのワード線の駆動に応答して、記憶データに対応する相補データが前記ビット線対から前記1対のメモリセルに書き込まれ、更に、1つのワード線の駆動に応答して、前記1対のメモリセルに記憶された前記相補データが前記ビット線対に読み出され、
前記第1のワード線群のいずれかのワード線が駆動される時に、前記第1のセンスアンプ群が活性化されて前記第1のビット線対が逆相に駆動され、前記第2のセンスアンプ群が非活性に維持されて前記第2のビット線対が前記プリチャージレベルに維持され、
前記第2のワード線群のいずれかのワード線が駆動される時に、前記第2のセンスアンプ群が活性化されて前記第2のビット線対が逆相に駆動され、前記第1のセンスアンプ群が非活性に維持されて前記第1のビット線対が前記プリチャージレベルに維持され、
前記1対のメモリセルに書き込まれる相補データに対応する電圧は、前記プリチャージレベルより高い第1の電圧と、前記プリチャージレベルより低い第2の電圧であり、
リフレッシュ動作は、少なくとも1対のメモリセル内における前記第1の電圧が前記プリチャージレベルより低くなった後に、行われることを特徴とするメモリ回路。
IPC (2件)：
FI (2件)：
引用特許：
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