特許
J-GLOBAL ID：201303083482587802

半導体装置の製造方法及び半導体装置

発明者：
西永 頌

西永 頌 について

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成塚 重弥

成塚 重弥 について

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岸本 大輔

岸本 大輔 について

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清水 了典

清水 了典 について


出願人/特許権者：
富士電機株式会社

富士電機株式会社 について

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西永 頌

西永 頌 について

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成塚 重弥

成塚 重弥 について


代理人 (5件)： 谷 義一 ,  阿部 和夫 ,  谷 義一 ,  阿部 和夫 ,  橋本 傳一
公報種別：特許公報
出願番号（国際出願番号）：特願2000-403183
公開番号（公開出願番号）：特開2002-203963
特許番号：特許第5010774号
出願日： 2000年12月28日
公開日（公表日）： 2002年07月19日
請求項（抜粋）：
【請求項1】 第1導電型の半導体基板の表面にマスクとなる第1の絶縁膜を形成する第1の工程と、 前記第1の絶縁膜に窓開け部を形成する第2の工程と、 前記窓開け部のみに、選択的に第1導電型の半導体エピタキシャル層を成長させ、櫛形の断面形状を有する凹凸構造を形成する第3の工程と、 前記第3の工程後、前記第1の絶縁膜を除去する第4の工程と、 前記凹凸構造の全面に窒化膜を堆積する第5の工程と、 前記凹凸構造の頭部における前記窒化膜のみを除去する第6の工程と、 前記窒化膜が除去された凹凸構造の頭部に第2の絶縁膜を形成する第7の工程と、 前記第7の工程後、前記頭部以外に残存する窒化膜を除去する第8の工程と、 前記第8の工程後、前記第2の絶縁膜を選択成長のマスクに用い、前記凹凸構造の凹部の側壁の成長を抑えて底部のみに選択的に第2導電型の半導体エピタキシャル層を成長させ、前記凹凸構造の凹部内を第2導電型の半導体エピタキシャル層で埋め込む第9の工程と、 を有することを特徴とする半導体装置の製造方法。
IPC (6件)：
H01L 29/78 ( 200 6.01) ,  H01L 29/06 ( 200 6.01) ,  H01L 29/744 ( 200 6.01) ,  H01L 29/868 ( 200 6.01) ,  H01L 21/329 ( 200 6.01) ,  H01L 21/20 ( 200 6.01)
FI (5件)：
H01L 29/78 652 H ,  H01L 29/06 301 D ,  H01L 29/74 C ,  H01L 29/91 B ,  H01L 21/20
引用特許：
審査官引用 (20件)
  • 特開昭49-121489
  • 特開昭49-121489
  • 半導体装置の製造方法
    公報種別：公開公報   出願番号：特願平11-150341   出願人：株式会社日立製作所
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