特許
J-GLOBAL ID：201403027775784629

不揮発性半導体記憶装置およびその製造方法

発明者：
高山 華梨

高山 華梨 について

, 
松野 光一

松野 光一 について

, 
甲斐 直樹

甲斐 直樹 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (1件)： 日向寺 雅彦
公報種別：公開公報
出願番号（国際出願番号）：特願2013-061135
公開番号（公開出願番号）：特開2014-187199
出願日： 2013年03月22日
公開日（公表日）： 2014年10月02日
要約：
【課題】信頼性の高い不揮発性半導体記憶装置を提供する。【解決手段】不揮発性半導体記憶装置の前記記憶セル領域は、記憶セル領域と周辺領域とを有する半導体層を有する。前記記憶セル領域は、前記半導体層を、第1方向に延在し前記第1方向と交差する第2方向に配列された複数の第1半導体領域に分離し、第1絶縁膜が埋め込まれた第1素子分離領域と、前期複数の第1半導体領域の上に設けられた第1ゲート絶縁膜、電荷蓄積層、第2ゲート絶縁膜、および制御ゲート電極と、を有する。前記周辺領域は、前記半導体層を複数の第2素子領域に分離し、第2絶縁膜が埋め込まれた第2素子分離領域とを具備する。前記複数の第1素子分離領域は、第1部分と、前記第1部分の下に設けられた第2部分と、を有し、前記第1部分と前記第2部分とに段差が設けられ、前記第2素子分離領域は前記半導体層によって、その側面の少なくとも一部と下面とが取り囲まれている。【選択図】図1
請求項（抜粋）：
記憶セル領域と周辺領域とを有する半導体層を有し、 前記記憶セル領域は、 前記半導体層を、第1方向に延在し前記第1方向と交差する第2方向に配列された複数の第1半導体領域に分離し、第1絶縁膜が埋め込まれた第1素子分離領域と、 前期複数の第1半導体領域の上に設けられた第1ゲート絶縁膜、電荷蓄積層、第2ゲート絶縁膜、および制御ゲート電極と、 を有し、 前記周辺領域は、 前記半導体層を複数の第2素子領域に分離し、第2絶縁膜が埋め込まれた第2素子分離領域とを具備し、 前記複数の第1素子分離領域は、第1部分と、前記第1部分の下に設けられた第2部分と、を有し、前記第1部分と前記第2部分とに段差が設けられ、 前記第2素子分離領域は前記半導体層によって、その側面の少なくとも一部と下面とが取り囲まれ、 前記段差は、前記第2素子分離領域の前記下部よりも浅い位置にあり、 前記第1素子分離領域の下端は、前記第2素子分離領域の前記下部と同じ位置もしくは前記下部よりも深い位置にある不揮発性半導体記憶装置。
IPC (6件)：
H01L 21/336 ,  H01L 29/788 ,  H01L 29/792 ,  H01L 27/115 ,  H01L 21/824 ,  H01L 21/76
FI (3件)：
H01L29/78 371 ,  H01L27/10 434 ,  H01L21/76 L
Fターム (39件)：
5F032AA34 ,  5F032AA44 ,  5F032AA45 ,  5F032AA67 ,  5F032AA70 ,  5F032AA77 ,  5F032AA78 ,  5F032BA01 ,  5F032BA02 ,  5F032BA03 ,  5F032CA17 ,  5F032DA04 ,  5F032DA10 ,  5F032DA25 ,  5F032DA33 ,  5F032DA34 ,  5F032DA74 ,  5F032DA80 ,  5F083EP02 ,  5F083EP17 ,  5F083EP23 ,  5F083EP27 ,  5F083EP44 ,  5F083EP56 ,  5F083EP76 ,  5F083GA11 ,  5F083JA02 ,  5F083JA04 ,  5F083JA19 ,  5F083JA35 ,  5F083JA39 ,  5F083NA01 ,  5F101BA01 ,  5F101BA19 ,  5F101BA43 ,  5F101BA44 ,  5F101BA45 ,  5F101BB05 ,  5F101BD34
引用特許：
審査官引用 (6件)
全件表示

前のページに戻る

TOP

BOTTOM