特許
J-GLOBAL ID：201403045383821192

演算増幅器

発明者：
松澤 昭

松澤 昭 について

, 
宮原 正也

宮原 正也 について


出願人/特許権者：
国立大学法人東京工業大学

国立大学法人東京工業大学 について


代理人 (4件)： 森下 賢樹 ,  村田 雄祐 ,  三木 友由 ,  真家 大樹
公報種別：公開公報
出願番号（国際出願番号）：特願2013-053668
公開番号（公開出願番号）：特開2014-179887
出願日： 2013年03月15日
公開日（公表日）： 2014年09月25日
要約：
【課題】演算増幅器の利得を高め、および/または、消費電流を低減する。【解決手段】第1入力PMOSトランジスタM1p_aおよび第1入力NMOSトランジスタM1n_aは、差動入力の一方を、第2入力PMOSトランジスタM1p_bおよび第2入力NMOSトランジスタM1n_bは、差動入力の他方を形成する。第1ゲート接地回路10aは、出力段のカスコード回路M3p_a、M3n_bに流れる電流を、差動電流Iaに応じた電流により増減させる。同様に第2ゲート接地回路10bは、出力段のカスコード回路M3p_b、M3n_bに流れる電流を、差動電流Ibに応じた電流により増減させる。【選択図】図3
請求項（抜粋）：
第1入力端子と、 第2入力端子と、 第1出力端子と、 第2出力端子と、 それぞれのゲートが前記第1入力端子と接続され、それぞれのドレインが共通に接続された第1入力PMOSトランジスタおよび第1入力NMOSトランジスタと、 それぞれのゲートが前記第2入力端子と接続され、それぞれのドレインが共通に接続された第2入力PMOSトランジスタおよび第2入力NMOSトランジスタと、 前記第1入力PMOSトランジスタおよび前記第2入力PMOSトランジスタの共通に接続されたソースに電流を供給する第1電流源と、 前記第1入力NMOSトランジスタおよび前記第2入力NMOSトランジスタの共通に接続されたソースに電流を供給する第2電流源と、 そのドレインが前記第1出力端子と接続され、そのゲートがバイアスされた第1出力PMOSトランジスタと、 そのドレインが前記第1出力端子と接続され、そのゲートがバイアスされた第1出力NMOSトランジスタと、 前記第1出力PMOSトランジスタのソースと接続された第3電流源と、 前記第1出力NMOSトランジスタのソースと接続された第4電流源と、 そのドレインが前記第2出力端子と接続され、そのゲートがバイアスされた第2出力PMOSトランジスタと、 そのドレインが前記第2出力端子と接続され、そのゲートがバイアスされた第2出力NMOSトランジスタと、 前記第2出力PMOSトランジスタのソースと接続された第5電流源と、 前記第2出力NMOSトランジスタのソースと接続された第6電流源と、 前記第1入力PMOSトランジスタおよび前記第1入力NMOSトランジスタのペアによってソースまたはシンクされる第1差動電流に応じた電流を、前記第1出力PMOSトランジスタおよび前記第1出力NMOSトランジスタと並列な経路にソースまたはシンクする第1ゲート接地回路と、 前記第2入力PMOSトランジスタおよび前記第2入力NMOSトランジスタのペアによってソースまたはシンクされる第2差動電流に応じた電流を、前記第2出力PMOSトランジスタおよび前記第2出力NMOSトランジスタと並列な経路にソースまたはシンクする第2ゲート接地回路と、 を備えることを特徴とする演算増幅器。
IPC (1件)：
H03F 3/45
FI (1件)：
H03F3/45 Z
Fターム (20件)：
5J500AA01 ,  5J500AA12 ,  5J500AA47 ,  5J500AC35 ,  5J500AC36 ,  5J500AC92 ,  5J500AF10 ,  5J500AF15 ,  5J500AH10 ,  5J500AH17 ,  5J500AK02 ,  5J500AK06 ,  5J500AM08 ,  5J500AM17 ,  5J500AT01 ,  5J500DM03 ,  5J500DN02 ,  5J500DN15 ,  5J500DN23 ,  5J500DP02
引用特許：
出願人引用 (9件)
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審査官引用 (4件)
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