特許
J-GLOBAL ID：201403049854969379
積層半導体素子製造方法および積層半導体素子製造装置
発明者：
出願人/特許権者：
代理人 (1件)：
龍華国際特許業務法人
公報種別：公開公報
出願番号（国際出願番号）：特願2013-246071
公開番号（公開出願番号）：特開2014-045220
出願日： 2013年11月28日
公開日（公表日）： 2014年03月13日
要約：
【課題】積層半導体素子を歩留りよく製造する。【解決手段】半導体素子を積層して積層半導体素子を製造する積層半導体素子製造方法であって、下に配される複数の半導体素子の欠陥の内容を検出する第1の欠陥検出段階と、上に配される複数の半導体素子の欠陥の内容を検出する第2の欠陥検出段階と、下に配される複数の半導体素子および上に配される複数の半導体素子のうち、それぞれの欠陥の内容に基づいて、下の半導体素子と上の半導体素子とが積層された場合に正常に動作する、下に配される半導体素子と上に配される半導体素子との組を選択する素子選択段階と、選択した下に配される半導体素子と上に配される半導体素子とを積層する素子積層段階とを備える。【選択図】図1
請求項（抜粋）：
各々が複数の領域を有し、積層された場合に上下の対応する領域が回路的に結合されて、対応する領域毎に機能ブロックを形成する複数の半導体素子のうち、正常に動作する正常領域と正常に動作しない欠陥領域とを有する第1半導体素子に対して、少なくともひとつの正常領域を有し、且つ、前記第1半導体素子の前記欠陥領域に対応する位置に欠陥領域を有する第2半導体素子を選択する素子選択段階と、
前記第2半導体素子を前記第1半導体素子に積層して、前記第2半導体素子の前記少なくともひとつの正常領域が前記第1半導体素子の前記正常領域に回路的に結合された機能ブロックを形成する素子積層段階と
を含む積層半導体素子製造方法。
IPC (3件)：
H01L 25/07
, H01L 25/065
, H01L 25/18
H01L25/08 B
, H01L25/08 Y
, H01L25/08 Z
