特許
J-GLOBAL ID：201503009313022600
半導体装置および半導体チップ
発明者：
,
,
出願人/特許権者：
代理人 (4件)：
筒井 大和
, 菅田 篤志
, 筒井 章子
, 坂次 哲也
公報種別：公開公報
出願番号（国際出願番号）：特願2015-033918
公開番号（公開出願番号）：特開2015-133507
出願日： 2015年02月24日
公開日（公表日）： 2015年07月23日
要約：
【課題】その特性の向上を図ることができるSRAMのセルレイアウトを提供する。【解決手段】第1トランジスタ(TND1)および第5トランジスタ(TNA1)が配置される一体の第1活性領域(AcP1)と、第1活性領域(AcP1)と分離され、第2トランジスタ(TND2)が配置される第2活性領域(AcP2)と、第3トランジスタ(TND3)および第6トランジスタ(TNA2)が配置される一体の第3活性領域(AcP3)と、第3活性領域(AcP3)と分離され、第4トランジスタ(TND4)が配置される第4活性領域(AcP4)と、を有するようSRAMを構成する。ドライバトランジスタを分割(TND1とTND2、TND3とTND4)し、異なる活性領域(AcP2とAcP1、AcP4とAcP3)上に配置する。【選択図】図2
請求項（抜粋）：
第1電位と第1ノードとの間に接続された第1導電型第1MISトランジスタと、
前記第1ノードと前記第1電位と異なる第2電位との間に接続された第2導電型第1MISトランジスタと、
前記第1電位と第2ノードとの間に接続された第1導電型第2MISトランジスタと、
前記第2ノードと前記第2電位との間に接続された第2導電型第2MISトランジスタと、
前記第1ノードと第1ビット線との間に接続された第2導電型第3MISトランジスタと、
前記第2ノードと第2ビット線との間に接続された第2導電型第4MISトランジスタと、を有するメモリセルを備える半導体装置であって、
前記半導体装置は半導体基板及び複数の配線層を有し、
前記半導体基板には、
前記第2導電型第1MISトランジスタおよび前記第2導電型第3MISトランジスタが配置される一体の第1活性領域と、
前記第2導電型第2MISトランジスタおよび前記第2導電型第4MISトランジスタが配置される一体の第2活性領域と、
前記第1導電型第1MISトランジスタが配置される第3活性領域と、
前記第1導電型第2MISトランジスタが配置される第4活性領域と、が形成され、
前記第1乃至第4活性領域は、第1方向にお互いが離れて並ぶように配置され、
前記第1活性領域および前記第3活性領域上に第1ゲート配線が前記第1方向に延在するように配置され、
前記第2活性領域および前記第4活性領域上に第2ゲート配線が前記第1方向に延在するように配置され、
前記複数の配線層のうち、他の配線層とプラグを介して接続される第1の配線層には、ワード線が形成され、
前記複数の配線層のうち、前記半導体基板と前記第1の配線層との間に形成される第2の配線層には、前記第1電位配線が形成された、半導体装置。
IPC (3件)：
H01L 21/824
, H01L 27/11
, H01L 27/10
H01L27/10 381
, H01L27/10 461
5F083BS27
, 5F083BS46
, 5F083BS50
, 5F083GA11
, 5F083JA39
, 5F083JA40
, 5F083LA01
, 5F083LA02
, 5F083MA06
, 5F083MA16
, 5F083MA18
, 5F083MA19
, 5F083NA01
, 5F083PR40
, 5F083ZA13
出願人引用 (5件)
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メモリ回路とその導電層の配線
公報種別：公開公報
出願番号：特願2010-006986
出願人：台湾積體電路製造股ふん有限公司
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半導体記憶装置
公報種別：公開公報
出願番号：特願2007-323921
出願人：富士通マイクロエレクトロニクス株式会社
-
半導体集積回路装置
公報種別：公開公報
出願番号：特願2004-267645
出願人：株式会社ルネサステクノロジ
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審査官引用 (3件)
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メモリ回路とその導電層の配線
公報種別：公開公報
出願番号：特願2010-006986
出願人：台湾積體電路製造股ふん有限公司
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半導体記憶装置
公報種別：公開公報
出願番号：特願2007-323921
出願人：富士通マイクロエレクトロニクス株式会社
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半導体集積回路装置
公報種別：公開公報
出願番号：特願2004-267645
出願人：株式会社ルネサステクノロジ
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