特許
J-GLOBAL ID：200903061996326173

半導体記憶装置

発明者：
大川 成実

大川 成実 について


出願人/特許権者：
富士通マイクロエレクトロニクス株式会社

富士通マイクロエレクトロニクス株式会社 について


代理人 (1件)： 國分 孝悦
公報種別：公開公報
出願番号（国際出願番号）：特願2007-323921
公開番号（公開出願番号）：特開2009-147174
出願日： 2007年12月14日
公開日（公表日）： 2009年07月02日
要約：
【課題】極めて簡素な構成で製造工程及び製造コストの増加を招くことなく記憶ノードの容量を大幅に増加させ、更なる微細化の要請にも充分応えることを可能とする。【解決手段】各インバータIV1,IV2の記憶ノードSN1,SN2と電気的に接続されるように、各記憶ノードSN1,SN2の上層部分にそれぞれ導電層CL1,CL2を配置する。当該上層部分やその隣接層部分にはVDD層及びVSS層が配置されており、導電層CL1,CL2とVDD層及びVSS層との間、及び導電層CL1,CL2同士で容量結合して寄生容量が生じる。この構成により、記憶ノードSN1,SN2の容量が増加することになる。【選択図】図1
請求項（抜粋）：
第1のn型トランジスタと、 第1のp型トランジスタと、 前記第1のn型トランジスタの第1のドレインと前記第1のp型トランジスタの第2のドレインとを接続する第1の接続部を有する第1の配線層と、 前記第1の接続部と電気的に接続された第1の導電部を有する第2の配線層と を含むことを特徴とする半導体記憶装置。
IPC (2件)：
H01L 21/824 ,  H01L 27/11
FI (1件)：
H01L27/10 381
Fターム (19件)：
5F083BS05 ,  5F083BS17 ,  5F083BS27 ,  5F083BS38 ,  5F083BS48 ,  5F083GA09 ,  5F083GA18 ,  5F083JA35 ,  5F083JA36 ,  5F083JA37 ,  5F083JA39 ,  5F083JA53 ,  5F083KA15 ,  5F083KA16 ,  5F083LA01 ,  5F083LA21 ,  5F083MA06 ,  5F083MA19 ,  5F083NA01
引用特許：
出願人引用 (6件)
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審査官引用 (2件)

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