特許
J-GLOBAL ID：201503021325548020
抵抗性メモリアーキテクチャ及び装置
発明者：
出願人/特許権者：
代理人 (3件)：
SK特許業務法人
, 奥野 彰彦
, 伊藤 寛之
公報種別：公開公報
出願番号（国際出願番号）：特願2015-102280
公開番号（公開出願番号）：特開2015-220465
出願日： 2015年05月19日
公開日（公表日）： 2015年12月07日
要約：
【課題】二端子メモリの性能の恩恵を享受し且つ比較的低いコストで製造できる高密度の二端子メモリアーキテクチャを提供する。【解決手段】二端子メモリアーキテクチャは基板上に形成され、メモリアーキテクチャの導電層リセスアーキテクチャ内に形成される二端子メモリセルを含んでもよい。導電層リセスは、垂直ビアエッチングと共に水平エッチングとして製造することができる。導電層リセスは、二端子メモリアーキテクチャのそれぞれの導電層についてパターン形成することができる。【選択図】図1
請求項（抜粋）：
3次元メモリデバイスを含むデバイスを形成する方法であって、
絶縁半導体基板上に第1のワード線材料層を配置し、
前記第1のワード線材料層上に第1の絶縁性材料層を配置し、
前記第1の絶縁性材料層上に第2のワード線材料層を配置し、
前記第2のワード線材料層上に第2の絶縁性材料層を配置し、
前記第1のワード線材料層、前記第1の絶縁性材料層、前記第2のワード線材料層及び前記第2の絶縁性材料層を貫通するビアを形成し、前記第1のワード線材料層及び前記第2のワード線材料層は前記ビア内でオーバーエッチングされ、前記第1のワード線材料層内に第1のリセスを、前記第2のワード線材料層内に第2のリセスを形成し、
前記ビアの前記第1のリセス及び前記第2のリセス内に、前記第1のワード線材料層及び前記第2のワード線材料層と電気的に接触する選択材料を配置し、
前記ビアの前記第1のリセス及び前記第2のリセス内に、前記選択材料と電気的に接触する接触材料を形成し、
前記ビアの前記第1のリセス及び前記第2のリセス内に配置された前記選択材料と、前記ビアの前記第1のリセス及び前記第2のリセス内に形成された前記接触材料と電気的に接触するように、前記ビア内にスイッチング材料層を配置し、
前記スイッチング材料と電気的に接触するように、前記ビア内にビット線材料層を配置する方法。
IPC (3件)：
H01L 27/105
, H01L 45/00
, H01L 49/00
H01L27/10 448
, H01L45/00 Z
, H01L49/00 Z
5F083FZ10
, 5F083GA06
, 5F083GA09
, 5F083GA10
, 5F083GA27
, 5F083JA36
, 5F083JA37
, 5F083JA38
, 5F083JA39
, 5F083JA40
, 5F083JA60
, 5F083KA01
, 5F083KA05
, 5F083LA12
, 5F083LA16
, 5F083LA21
, 5F083MA06
, 5F083MA16
, 5F083ZA21
