特許
J-GLOBAL ID：201503022438618631

不揮発性半導体記憶装置とその制御方法

発明者：
中山 晶智

中山 晶智 について

, 
荒川 秀貴

荒川 秀貴 について


出願人/特許権者：
力晶科技股▲ふん▼有限公司

力晶科技股▲ふん▼有限公司 について


代理人 (3件)： 山田 卓二 ,  田中 光雄 ,  川端 純市
公報種別：特許公報
出願番号（国際出願番号）：特願2013-193158
特許番号：特許第5678151号
出願日： 2013年09月18日
要約：
【課題】チップサイズを従来例に比較して小さくすることができ、メモリセルからページバッファへの読出速度を大幅に改善する。 【解決手段】不揮発性メモリセルアレイを第1及び第2のセルアレイに2分割し、それらの間にページバッファ回路を設け、第1のセルアレイの外側の縁端部に第2のラッチ回路を設け、ページバッファ回路を第1のセルアレイのグローバルビット線を介して第2のラッチ回路に接続する。データの書き込み時において、外部回路からの書き込むべきデータを第2のラッチ回路でラッチした後、第1のセルアレイのグローバルビット線を介してページバッファ回路に転送して第1又は第2のセルアレイに書き込むように制御し、データの読み出し時において、第1又は第2のセルアレイから読み出したデータをページバッファ回路から第1のセルアレイのグローバルビット線を介して第2のラッチ回路に転送して外部回路に出力するように制御する。 【選択図】図2
請求項（抜粋）：
【請求項1】 グローバルビット線に接続された複数のメモリセルを有する不揮発性メモリセルアレイと、 所定のページ単位でのデータでのデータの不揮発性メモリセルアレイへの書き込み及び読み出し時にデータを一時的に格納する第1のラッチ回路を含むページバッファ回路と、 外部回路から入出力するデータを一時的に格納する第2のラッチ回路と、 データの不揮発性メモリセルアレイへの書き込み及び読み出しを制御する制御回路とを備え、 上記不揮発性メモリセルアレイを第1及び第2のセルアレイに2分割し、上記第1及び第2のセルアレイの間に上記ページバッファ回路を設け、上記第1のセルアレイの外側の縁端部に上記第2のラッチ回路を設け、 上記ページバッファ回路を上記第1のセルアレイのグローバルビット線を介して上記第2のラッチ回路に接続してなる不揮発性半導体記憶装置であって、 上記制御回路は、データの書き込み時において、上記外部回路からの書き込むべきデータを上記第2のラッチ回路でラッチした後、上記第1のセルアレイのグローバルビット線を介して上記ページバッファ回路に転送して上記第1又は第2のセルアレイに書き込むように制御し、データの読み出し時において、上記第1又は第2のセルアレイから読み出したデータを上記ページバッファ回路から上記第1のセルアレイのグローバルビット線を介して上記第2のラッチ回路に転送して上記外部回路に出力するように制御し、 上記制御回路は、上記第1及び第2のセルアレイに対するデータの書き込み、読み出し及び消去のうちの少なくとも1つを時分割で行うように制御し、 上記制御回路は、 (1)上記第1のセルアレイに対するデータの書き込み時に、上記第2のセルアレイに対するデータのベリファイを行い、もしくは (2)上記第2のセルアレイに対するデータの書き込み時に、上記第1のセルアレイに対するデータのベリファイを行う ように制御することを特徴とする不揮発性半導体記憶装置。
IPC (2件)：
G11C 16/02 ( 200 6.01) ,  G11C 16/06 ( 200 6.01)
FI (5件)：
G11C 17/00 611 G ,  G11C 17/00 611 A ,  G11C 17/00 613 ,  G11C 17/00 634 G ,  G11C 17/00 641
引用特許：
審査官引用 (6件)
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