半導体集積回路

発明者：
出願人/特許権者：
代理人 (2件)：森下賢樹 , 真家大樹
公報種別：公開公報
出願番号（国際出願番号）：特願2013-123011
公開番号（公開出願番号）：特開2014-241497
出願日： 2013年06月11日
公開日（公表日）： 2014年12月25日
要約：

【課題】低コストでEMSを改善した半導体集積回路を提供する。【解決手段】パッド10は、ハイレベルまたはローレベルをとる入力信号が入力される。第1保護素子24は、ESDに耐えうるよう設計されたNチャンネルMOSFETである第1トランジスタM1を含む。第2保護素子26は、ESDに耐えうるよう設計されたPチャンネルMOSFETである第2トランジスタM2を含む。容量素子32は第2ライン20と接続されており、フィルタ抵抗R1とともにRCフィルタ30を形成する。容量素子32は、第1トランジスタM1と同じデバイス構造を有する第3トランジスタM3および第2トランジスタM2と同じデバイス構造を有する第4トランジスタM4の少なくとも一方を含む。【選択図】図1

請求項（抜粋）：

ハイレベルまたはローレベルをとる入力信号が入力されるパッドと、内部回路と、電源ラインと、接地ラインと、フィルタ抵抗と、保護抵抗と、前記フィルタ抵抗の第1端子と前記パッドを接続する第1ラインと、前記フィルタ抵抗の第2端子と前記保護抵抗の第1端子を接続する第2ラインと、前記保護抵抗の第2端子と前記内部回路を接続する第3ラインと、ドレインが前記第1ラインと接続され、ソース、ゲートおよびバックゲートが前記接地ラインに接続され、ESDに耐えうるよう設計されたNチャンネルMOSFET(Metal Oxide Semiconductor Field Effect Transistor)である第1トランジスタを含む第1保護素子と、ドレインが前記第1ラインと接続され、ソース、ゲートおよびバックゲートが前記電源ラインに接続され、ESDに耐えうるよう設計されたPチャンネルMOSFETである第2トランジスタを含む第2保護素子と、前記第1トランジスタと同じデバイス構造を有するNチャンネルMOSFETである第3トランジスタおよび前記第2トランジスタと同じデバイス構造を有するPチャンネルMOSFETである第4トランジスタの少なくとも一方を含む、前記第2ラインと接続された容量素子であって、前記フィルタ抵抗とともにRCフィルタを形成する容量素子と、を備えることを特徴とする半導体集積回路。

IPC (5件)：

H03K 19/003 , H01L 21/822 , H01L 27/04 , H01L 21/82 , H01L 27/06

FI (5件)：

H03K19/003 E , H01L27/04 H , H01L21/82 B , H01L27/06 311C , H01L27/06 311A

Fターム (45件)：

5F038AV12 , 5F038AZ03 , 5F038AZ04 , 5F038BE07 , 5F038BH02 , 5F038BH03 , 5F038BH07 , 5F038BH13 , 5F038BH19 , 5F038CA10 , 5F038CD02 , 5F038CD05 , 5F038CD12 , 5F038CD14 , 5F038CD15 , 5F038EZ08 , 5F038EZ20 , 5F048AA02 , 5F048AC10 , 5F048BB02 , 5F048BF12 , 5F048BF15 , 5F048BF16 , 5F048CC01 , 5F048CC05 , 5F048CC08 , 5F048CC09 , 5F048CC11 , 5F048CC15 , 5F064AA04 , 5F064BB35 , 5F064CC12 , 5F064CC22 , 5F064DD25 , 5F064DD32 , 5F064DD42 , 5F064EE33 , 5F064EE42 , 5F064EE43 , 5F064EE44 , 5F064EE45 , 5F064EE52 , 5F064FF06 , 5F064FF48 , 5J032AC18

引用特許：

審査官引用 (10件)

半導体装置
公報種別：公開公報出願番号：特願平6-036938 出願人：松下電器産業株式会社
半導体集積回路セル
公報種別：公開公報出願番号：特願2000-313892 出願人：東芝エルエスアイシステムサポート株式会社, 株式会社東芝
特開平3-131061

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