特許
J-GLOBAL ID：201603021087914524
多数の層を備える半導体装置および方法
発明者：
出願人/特許権者：
代理人 (2件)：
野村 泰久
, 大菅 義之
公報種別：特許公報
出願番号（国際出願番号）：特願2014-508138
特許番号：特許第5894261号
出願日： 2012年04月27日
請求項（抜粋）：
【請求項1】 基板と、
前記基板上に形成され、誘電体を介して前記基板と並行に延在形成された半導体材料の第1の層と、
前記第1の層を貫通するように設けられた第1のピラーおよび第2のピラーと、
前記第1のピラーと前記第1の層とが交差する部分に少なくともその一部が形成された第1のメモリセルと、
前記第2のピラーと前記第1の層とが交差する部分に少なくともその一部が形成された第1の周辺トランジスタと、
を備え、
前記第1のメモリセルは、前記第1の層の一部から成る選択ゲート、前記第1のピラーの一部から成るソース、チャンネルおよび/またはドレイン、並びに前記選択ゲートと前記第1のピラーの間に形成された電荷蓄積構造を備えるか又は、前記第1のピラーの一部から成る選択ゲート、前記第1の層の一部から成るソース、チャンネルおよび/またはドレイン、並びに前記選択ゲートと前記第1の層の間に形成された電荷蓄積構造を備え、
前記第1の周辺トランジスタは、前記第2のピラーの一部から成るゲート、並びに前記第1の層の一部から成り前記第2のピラーを取り囲んで形成されるソース、チャンネルおよび/またはドレインを備える、装置。
IPC (6件)：
H01L 21/8247 ( 200 6.01)
, H01L 27/115 ( 200 6.01)
, H01L 27/10 ( 200 6.01)
, H01L 21/336 ( 200 6.01)
, H01L 29/788 ( 200 6.01)
, H01L 29/792 ( 200 6.01)
H01L 27/10 434
, H01L 27/10 481
, H01L 29/78 371
