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J-GLOBAL ID：201702255381236217   整理番号：17A1619723

放射線耐性を強化したQuatro(RHEQ)SRAMセル

A radiation harden enhanced Quatro (RHEQ) SRAM cell

著者 (8件)： Peng Chunyu (School of Electronics and Information Engineering, Anhui University) ,  Chen Ziyang (School of Electronics and Information Engineering, Anhui University) ,  Zhang Jingbo (School of Electronics and Information Engineering, Anhui University) ,  Zhang Jingbo (Industry Development and Promotion Center, Ministry of Industry and Information Technology of the Peoples Republic China) ,  Xiao Songsong (School of Electronics and Information Engineering, Anhui University) ,  Liu Changyong (School of Electronics and Information Engineering, Anhui University) ,  Wu Xiulong (School of Electronics and Information Engineering, Anhui University) ,  Lin Zhiting (School of Electronics and Information Engineering, Anhui University)
資料名： IEICE Electronics Express (Web)  (IEICE Electronics Express (Web))
巻： 14  号： 18  ページ： 20170784(J-STAGE)  発行年： 2017年 
JST資料番号： U0039A  ISSN： 1349-2543  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 英語 (EN)

抄録/ポイント： 本論文は新規開発の放射線耐性を強化したSRAMセルについて述べる。SRAMセルは,スタックされ(各々のPMOSは2つの同一サイズに分割された),内部のトポロジカルな構造はQuatro-10T に基づいたPMOSトランジスタ群を使用して構成された。レイアウトレベル最適化設計と連携した,3-D TCAD混合モードシミュレーションの結果は,この新規な設計法がシングルイベントアップセット(SEU)の影響を受けないことを示している。同時に,オフ-PMOSトランジスタ間での電荷共有に基づく部分的なシングルイベント多節点アップセット(SEMNUs)にも耐性を有することが分かっている。さらに,Quatro-10Tと比較して,本提案の構造では,65nmCMOS技術における低電力消費のみならず大きな静的ノイズマージン(SNM)があることを示している。(翻訳著者抄録)

シソーラス用語： *耐放射線性 ,  強化 ,  半導体チップ ,  *SRAM ,  MOS構造 ,  電子技術 ,  シミュレーション ,  回路設計
準シソーラス用語： CMOS技術 ,  PMOS ,  SRAMチップ ,  TCAD ,  シミュレーション解析 ,  集積回路設計 ,  放射線耐性

著者キーワード (5件)： radiation-hardened SRAM ,  single event upset ,  single-event multiple-node upsets ,  static noise margin ,  lower power consumption

分類 (1件)： 半導体集積回路  (NC03162T)

引用文献 (16件)：

• [1] E. Ibeet al.: “Impact of scaling on neutron-induced soft error in SRAMs from a 250 nm to a 22 nm design rule,” IEEE Trans. Electron Devices 57 (2010) 1527 (DOI: 10.1109/TED.2010.2047907).
• [2] P. E. Dodd and L. W. Massengill: “Basic mechanisms and modeling of single-event upset in digital microelectronics,” IEEE Trans. Nucl. Sci. 50 (2003) 583 (DOI: 10.1109/TNS.2003.813129).
• [3] C. Qiet al.: “A highly reliable memory cell design combined with layout-level approach to tolerant single-event upsets,” IEEE Trans. Device Mater. Rel. 16 (2016) 388 (DOI: 10.1109/TDMR.2016.2593590).
• [4] S. M. Jahinuzzamanet al.: “A soft error tolerant 10T SRAM bit-cell with differential read capability,” IEEE Trans. Nucl. Sci. 56 (2009) 3768 (DOI: 10.1109/TNS.2009.2032090).
• [5] T. Calinet al.: “Upset hardened memory design for submicron CMOS technology,” IEEE Trans. Nucl. Sci. 43 (1996) 2874 (DOI: 10.1109/23.556880).

タイトルに関連する用語 (4件)： 放射線耐性 ,  強化 ,  SRAM ,  セル