メモリ書込みエラー訂正回路

発明者： ,
出願人/特許権者：
代理人 (3件)：阿部達彦 , 実広信哉 , 崔允辰
公報種別：特許公報
出願番号（国際出願番号）：特願2016-116969
公開番号（公開出願番号）：特開2016-186835
特許番号：特許第6203905号
出願日： 2016年06月13日
公開日（公表日）： 2016年10月27日
請求項（抜粋）：

【請求項1】メモリセルに記憶されるように適応された第1のデータを前記メモリセルに予め記憶されている第2のデータと比較するように構成された比較ブロックを備えるメモリ回路であって、前記比較ブロックが、前記第2のデータが前記第1のデータに一致しない場合は前記第2のデータが記憶される前記メモリセルのアドレスを記憶するようにさらに構成され、前記第2のデータが前記第1のデータに一致しなかった後に、前記メモリセルが次に続く書込みサイクル中に書き込まれ、前記メモリ回路は、メモリアレイと、前記メモリアレイと前記比較ブロックとの間に結合された書込みブロックと、前記メモリアレイと前記比較ブロックとの間に結合され、前記第2のデータを検知するように適応された読出しブロックとをさらに備える、メモリ回路。

IPC (3件)：

G11C 29/12 ( 200 6.01) , G11C 11/16 ( 200 6.01) , G06F 12/16 ( 200 6.01)

FI (3件)：

G11C 29/00 671 B , G11C 11/16 250 , G06F 12/16 310 H

引用特許：

審査官引用 (8件)

特開昭60-063800
メモリ制御回路及びデータ書き換え方法
公報種別：公開公報出願番号：特願2006-168941 出願人：NECエレクトロニクス株式会社
特許第5990859号

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