特許
J-GLOBAL ID：201703009885647141

半導体装置

発明者：
齋藤 渉

齋藤 渉 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (1件)： 日向寺 雅彦
公報種別：公開公報
出願番号（国際出願番号）：特願2015-154132
公開番号（公開出願番号）：特開2017-034154
出願日： 2015年08月04日
公開日（公表日）： 2017年02月09日
要約：
【課題】SJ構造を構成する半導体領域の幅を狭くすることができる半導体装置を提供する。【解決手段】第1導電形の第1半導体領域1と、第1絶縁部21と、導電部40と、積層体LBと、第2導電形の第4半導体領域4と、第1導電形の第5半導体領域5と、ゲート電極10と、ゲート絶縁部20と、を有する。第1絶縁部21は、第1半導体領域1の一部の上に設けられている。導電部40は、第1半導体領域1の他の一部の上に設けられている。導電部40は、第1半導体領域1と接続されている。積層体LBは、第1導電形の複数の第2半導体領域2と、第2導電形の複数の第3半導体領域3と、を有する。第4半導体領域4は、積層体LBの上に選択的に設けられている。第5半導体領域5は、第4半導体領域4の上に選択的に設けられている。【選択図】図2
請求項（抜粋）：
第1導電形の第1半導体領域と、 前記第1半導体領域の一部の上に設けられた第1絶縁部と、 前記第1半導体領域の他の一部の上に設けられ、前記第1半導体領域と接続された導電部と、 前記導電部と接続された第1導電形の複数の第2半導体領域と、 前記導電部と接続され、前記第1半導体領域から前記第1絶縁部に向かう第1方向において、それぞれが前記第2半導体領域と交互に設けられた第2導電形の複数の第3半導体領域と、 を有し、前記第1絶縁部の一部の上に設けられた積層体と、 前記積層体の上に選択的に設けられた第2導電形の第4半導体領域と、 前記第4半導体領域の上に選択的に設けられた第1導電形の第5半導体領域と、 前記第1絶縁部の他の一部の上に設けられ、前記第1方向に対して垂直な第2方向において前記導電部との間に前記積層体が位置するゲート電極と、 前記ゲート電極と、前記積層体、前記第4半導体領域、および前記第5半導体領域のそれぞれと、の間に設けられたゲート絶縁部と、 を備えた半導体装置。
IPC (4件)：
H01L 21/336 ,  H01L 29/78 ,  H01L 29/423 ,  H01L 29/49
FI (12件)：
H01L29/78 301X ,  H01L29/78 652H ,  H01L29/78 652S ,  H01L29/78 652F ,  H01L29/78 652A ,  H01L29/78 652K ,  H01L29/78 653C ,  H01L29/78 653D ,  H01L29/78 652D ,  H01L29/58 G ,  H01L29/78 652L ,  H01L29/78 301W
Fターム (32件)：
4M104AA01 ,  4M104AA03 ,  4M104AA04 ,  4M104AA05 ,  4M104BB01 ,  4M104BB03 ,  4M104BB04 ,  4M104CC05 ,  4M104DD15 ,  4M104DD63 ,  4M104DD91 ,  4M104FF01 ,  4M104FF02 ,  4M104FF04 ,  4M104FF06 ,  4M104FF07 ,  4M104FF11 ,  4M104FF17 ,  4M104FF18 ,  4M104FF21 ,  4M104FF26 ,  4M104FF27 ,  4M104FF31 ,  4M104GG06 ,  4M104GG09 ,  4M104HH14 ,  4M104HH16 ,  4M104HH20 ,  5F140AA25 ,  5F140BF43 ,  5F140BH30 ,  5F140BH41
引用特許：
出願人引用 (5件)
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審査官引用 (5件)
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