特許
J-GLOBAL ID:201803004185598501
半導体装置の作製方法
発明者:
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出願人/特許権者:
公報種別:公開公報
出願番号(国際出願番号):特願2018-001718
公開番号(公開出願番号):特開2018-088533
出願日: 2018年01月10日
公開日(公表日): 2018年06月07日
要約:
【課題】消費電力を抑えることができる記憶装置、当該記憶装置を用いた半導体装置の提供を目的の一つとする。【解決手段】記憶素子として機能するトランジスタに蓄積された電荷を保持するためのスイッチング素子として、酸化物半導体膜を活性層として用いたトランジスタを、記憶装置の各メモリセルに設ける。また、記憶素子として用いるトランジスタは、第1のゲート電極と、第2のゲート電極と、第1のゲート電極と第2のゲート電極の間に位置する半導体膜と、第1のゲート電極と半導体膜の間に位置する第1の絶縁膜と、第2のゲート電極と半導体膜の間に位置する第2の絶縁膜と、半導体膜に接するソース電極及びドレイン電極と、を有する。【選択図】図1
請求項(抜粋):
ゲート電極を形成し、
前記ゲート電極上に、ゲート絶縁膜を形成し、
前記ゲート絶縁膜上に、インジウムとガリウムと亜鉛を含む酸化物半導体膜を形成し、
前記酸化物半導体膜に、乾燥空気を含む第1の雰囲気において300°C以上850°C以下で第1の加熱処理を行い、
前記酸化物半導体膜上に、ソース電極及びドレイン電極を形成し、
前記酸化物半導体膜、前記ソース電極及び前記ドレイン電極上に酸素を含む絶縁膜を形成した後、乾燥空気を含む第2の雰囲気において200°C以上400°C以下で第2の加熱処理を行い、
前記酸化物半導体膜の表面はc軸配向した結晶を有することを特徴とする半導体装置の作製方法。
IPC (10件):
H01L 21/336
, H01L 29/786
, H01L 21/824
, H01L 27/108
, H01L 27/115
, H01L 29/788
, H01L 29/792
, H01L 21/823
, H01L 27/105
, G11C 11/405
FI (7件):
H01L29/78 627F
, H01L27/108 321
, H01L27/1156
, H01L29/78 371
, H01L27/105 441
, H01L29/78 618B
, G11C11/405
Fターム (138件):
5F083AD02
, 5F083AD21
, 5F083AD69
, 5F083EP01
, 5F083EP21
, 5F083ER21
, 5F083GA06
, 5F083GA27
, 5F083JA02
, 5F083JA03
, 5F083JA05
, 5F083JA19
, 5F083JA36
, 5F083JA37
, 5F083JA39
, 5F083JA40
, 5F083JA60
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, 5F083LA04
, 5F083LA05
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, 5F083PR03
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, 5F083PR33
, 5F083PR34
, 5F083ZA21
, 5F101BA17
, 5F101BB01
, 5F101BD02
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, 5F101BD30
, 5F101BD39
, 5F101BE07
, 5F101BF05
, 5F101BH14
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, 5M024CC05
, 5M024CC07
, 5M024CC10
, 5M024HH01
, 5M024PP01
, 5M024PP02
, 5M024PP03
, 5M024PP04
, 5M024PP05
, 5M024PP07
引用特許:
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