特許
J-GLOBAL ID：201803012641888889
半導体記憶装置及びその制御方法
発明者：
,
出願人/特許権者：
代理人 (4件)：
青木 篤
, 伊坪 公一
, 河野 努
, 宮本 哲夫
公報種別：公開公報
出願番号（国際出願番号）：特願2016-151230
公開番号（公開出願番号）：特開2018-022541
出願日： 2016年08月01日
公開日（公表日）： 2018年02月08日
要約：
【課題】ビット線に流れるリーク電流の大きさを所定値以下に抑制する。【解決手段】半導体記憶装置1は、アレイ状に配置された複数のメモリセルMCと、行方向に配列される複数のメモリセルMC毎に、何れか1つを選択する第1選択回路31と、ビット線BLの何れか1つを選択する第2選択回路32とを有する。また、半導体記憶装置1は、リーク電流判定回路25と、バックゲート電圧記憶回路26と、バックゲート電圧供給回路27とを更に有する。リーク電流判定回路25は、接続されているすべてのメモリセルが非選択状態であるリーク電流の大きさが基準電流値以下であるか否かを判定する。バックゲート電圧記憶回路26はバックゲート電圧を示すバックゲート電圧情報を1つ又は2つ以上記憶し、バックゲート電圧供給回路27は複数のメモリセルMCのバックゲートにバックゲート電圧を印加可能である。【選択図】図2
請求項（抜粋）：
アレイ状に配置され、それぞれがメモリ素子と、第1方向に延伸する複数のビット線の何れか1つと前記メモリ素子との間を選択信号に応じて接続する選択スイッチとを有する複数のメモリセルと、
前記第1方向と直交する第2方向に配列される前記複数のメモリセル毎に、何れか1つを選択する前記選択信号を出力する第1選択回路と、
前記複数のビット線のうちの何れか1つを選択する第2選択回路と、
前記複数のビット線のうちの少なくとも1つのビット線において、前記複数のメモリセルのうちの前記ビット線に接続されたすべてのメモリセルが前記選択信号で選択されていない状態で、前記ビット線に流れるリーク電流の大きさが基準電流値以下であるか否かを判定するリーク電流判定回路と、
前記複数のメモリセルのバックゲートにバックゲート電圧を印加可能なバックゲート電圧供給回路と、
前記バックゲート電圧を示すバックゲート電圧情報を1つ又は2つ以上記憶するバックゲート電圧記憶回路と、
を有する半導体記憶装置。
IPC (3件)：
G11C 16/06
, G11C 16/04
, H01L 27/10
G11C17/00 632C
, G11C17/00 623A
, H01L27/10 481
5B225BA05
, 5B225CA04
, 5B225EA01
, 5B225EA08
, 5B225EB08
, 5B225EG15
, 5B225EH06
, 5F083GA06
, 5F083KA06
, 5F083LA02
, 5F083LA05
, 5F083LA06
, 5F083LA07
, 5F083LA10
, 5F083LA17
, 5F083ZA10
, 5F083ZA13
, 5F083ZA20
