特許
J-GLOBAL ID：202003001945400749

半導体装置

発明者：
内藤 達也

内藤 達也 について


出願人/特許権者：
富士電機株式会社

富士電機株式会社 について


代理人 (1件)： 龍華国際特許業務法人
公報種別：特許公報
出願番号（国際出願番号）：特願2018-567544
特許番号：特許第6708269号
出願日： 2018年02月13日
請求項（抜粋）：
【請求項1】 第1導電型のドリフト領域を有する半導体基板と、 前記半導体基板の内部において前記ドリフト領域の上方に設けられた第2導電型のベース領域と、 前記半導体基板の内部において前記ドリフト領域と前記ベース領域の下面との間に設けられ、前記ドリフト領域および前記ベース領域よりも第2導電型のキャリアの移動度が小さい蓄積領域と、 前記半導体基板の上面から前記半導体基板の内部まで形成され、前記ベース領域と接する、前記半導体基板の上面に配列された複数のトレンチ部であって、少なくとも1つのゲートトレンチ部を含む、複数のトレンチ部と、 前記半導体基板の内部において、前記蓄積領域と、前記ゲートトレンチ部との間の少なくとも一部の領域に設けられ、前記蓄積領域よりも第2導電型のキャリアの移動度が大きいキャリア通過領域と、 前記半導体基板の内部において前記ベース領域の上方に形成され、前記ドリフト領域よりも高ドーピング濃度の第1導電型のエミッタ領域と、 前記複数のトレンチ部に挟まれ、前記少なくとも1つのゲートトレンチ部に接するメサ部と を備え、 前記エミッタ領域および前記ベース領域は、前記メサ部に設けられ、 前記ベース領域は、前記メサ部において前記ゲートトレンチ部の下端よりも下まで設けられており、 前記蓄積領域は、前記メサ部において前記ゲートトレンチ部の下端よりも下に設けられ、前記エミッタ領域の下方において、前記ベース領域に接し、 前記複数のトレンチ部の配列方向において、前記蓄積領域の幅は、前記メサ部の幅と同一か、より大きい、 半導体装置。
IPC (9件)：
H01L 29/78 ( 200 6.01) ,  H01L 29/739 ( 200 6.01) ,  H01L 29/861 ( 200 6.01) ,  H01L 29/868 ( 200 6.01) ,  H01L 29/06 ( 200 6.01) ,  H01L 29/12 ( 200 6.01) ,  H01L 21/8234 ( 200 6.01) ,  H01L 27/06 ( 200 6.01) ,  H01L 27/088 ( 200 6.01)
FI (17件)：
H01L 29/78 652 J ,  H01L 29/78 655 G ,  H01L 29/78 653 A ,  H01L 29/78 652 C ,  H01L 29/78 655 B ,  H01L 29/78 652 K ,  H01L 29/78 655 E ,  H01L 29/78 652 M ,  H01L 29/78 657 D ,  H01L 29/91 C ,  H01L 29/06 301 R ,  H01L 29/06 301 V ,  H01L 29/78 652 T ,  H01L 29/91 F ,  H01L 29/78 652 H ,  H01L 27/06 102 A ,  H01L 27/088 E
引用特許：
出願人引用 (5件)
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審査官引用 (4件)
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