特許
J-GLOBAL ID：202003012188665030
半導体装置
発明者：
出願人/特許権者：
代理人 (1件)：
特許業務法人筒井国際特許事務所
公報種別：特許公報
出願番号（国際出願番号）：特願2016-027532
公開番号（公開出願番号）：特開2017-147313
特許番号：特許第6718248号
出願日： 2016年02月17日
公開日（公表日）： 2017年08月24日
請求項（抜粋）：
【請求項1】 半導体基板上に行列状に並ぶ複数のメモリセルを有し、
前記複数のメモリセルのそれぞれは、
前記半導体基板の一部であって、前記半導体基板の上面から突出し、前記半導体基板の主面に沿う第1方向に延在する突出部と、
前記突出部の上面上に第1絶縁膜を介して形成され、前記第1方向に直交する第2方向に延在する第1ゲート電極と、
前記第1ゲート電極の側壁に、電荷蓄積部を含む第2絶縁膜を介して隣接し、前記突出部の前記上面上に前記第2絶縁膜を介して形成され、前記第2方向に延在する第2ゲート電極と、
前記第1ゲート電極と隣接する前記突出部の前記上面に形成されたドレイン領域と、
前記第2ゲート電極と隣接する前記突出部の前記上面に形成されたソース領域と、
を備え、
消去動作を行う際、前記複数のメモリセルのうち、消去を行わない第1メモリセルでは、前記ドレイン領域および前記ソース領域に電圧を印加せず、前記第2ゲート電極に正電圧を印加し、
前記消去動作を行う際、前記第1メモリセルの前記第2ゲート電極の直下の前記突出部の前記上面には、前記第2ゲート電極に印加された前記正電圧により誘起電圧領域が生じる、半導体装置。
IPC (6件)：
H01L 21/336 ( 200 6.01)
, H01L 29/788 ( 200 6.01)
, H01L 29/792 ( 200 6.01)
, G11C 16/16 ( 200 6.01)
, G11C 16/04 ( 200 6.01)
, H01L 27/1156 ( 201 7.01)
H01L 29/78 371
, G11C 16/16
, G11C 16/04 130
, H01L 27/115 8
