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J-GLOBAL ID:200903005334807972

半導体装置

Inventor:
Applicant, Patent owner:
Agent (1): 鈴江 武彦 (外6名)
Gazette classification:公開公報
Application number (International application number):2001165581
Publication number (International publication number):2002359293
Application date: May. 31, 2001
Publication date: Dec. 13, 2002
Summary:
【要約】【課題】本発明は、さまざまな面方位上に形成されるMOSFETを、それぞれ良好な特性を有して実現できるようにすることを最も主要な特徴としている。【解決手段】たとえば、面方位が(100)であるシリコン基板11の、N-型ウエル領域13aの表面部に(100)以外の面方位を露出させる。上記(100)面方位上のチャネル形成領域を含む領域にのみ、低濃度のシリコンエピタキシャル成長層15を形成する。そして、このシリコンエピタキシャル成長層15をチャネル部とするN型MOSFETを、P-型ウエル領域13bに形成する。一方、上記N-型ウエル領域13aには、このウエル領域13aの表面部をチャネル部とするP型MOSFETを形成する構成となっている。
Claim (excerpt):
半導体基板上にゲート絶縁膜を介して形成されるゲート電極を備え、該ゲート電極に相対する半導体層はチャネル形成領域を成し、該チャネル形成領域を挟んでソース・ドレイン領域が形成される電界効果型トランジスタを含む半導体装置であって、チャネル形成領域にエピタキシャル成長層を有し、ゲート絶縁膜と接する該チャネル形成領域の表面部が(100)シリコン面方位上に構成される第一の電界効果型トランジスタと、エピタキシャル成長層のないチャネル形成領域を有し、ゲート絶縁膜と接する該チャネル形成領域の表面部が(100)シリコン面方位と異なるシリコン面方位上に構成される第二の電界効果型トランジスタとを具備したことを特徴とする半導体装置。
IPC (4):
H01L 21/8238 ,  H01L 21/205 ,  H01L 27/092 ,  H01L 29/78
FI (5):
H01L 21/205 ,  H01L 27/08 321 C ,  H01L 27/08 321 B ,  H01L 27/08 321 D ,  H01L 29/78 301 Q
F-Term (59):
5F045AA06 ,  5F045AB02 ,  5F045AC05 ,  5F045AD12 ,  5F045AF03 ,  5F045AF13 ,  5F045BB16 ,  5F048AA01 ,  5F048AA07 ,  5F048AC03 ,  5F048BA01 ,  5F048BA02 ,  5F048BA10 ,  5F048BA14 ,  5F048BA19 ,  5F048BB05 ,  5F048BB10 ,  5F048BB11 ,  5F048BB12 ,  5F048BB16 ,  5F048BB20 ,  5F048BC03 ,  5F048BC06 ,  5F048BC20 ,  5F048BD04 ,  5F048BD05 ,  5F048BD06 ,  5F048BD07 ,  5F048BD09 ,  5F048BE01 ,  5F048BE03 ,  5F048BF06 ,  5F140AA03 ,  5F140AA05 ,  5F140AA06 ,  5F140AA24 ,  5F140AB03 ,  5F140AC01 ,  5F140BA01 ,  5F140BA20 ,  5F140BB02 ,  5F140BB03 ,  5F140BB04 ,  5F140BB06 ,  5F140BB13 ,  5F140BC12 ,  5F140BC19 ,  5F140BE07 ,  5F140BF04 ,  5F140BF43 ,  5F140BF44 ,  5F140BG27 ,  5F140BH06 ,  5F140BH15 ,  5F140BJ06 ,  5F140BK02 ,  5F140BK21 ,  5F140CB01 ,  5F140CE20
Patent cited by the Patent:
Cited by examiner (12)
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