半導体デバイスの製造方法

Inventor： ,
Applicant, Patent owner：
Agent (1)：高田守 (外1名)
Gazette classification：公開公報
Application number (International application number)：1998318556
Publication number (International publication number)：2000150644
Application date： Nov. 10, 1998
Publication date： May. 30, 2000
Summary：

【要約】【課題】本発明は下層配線層の上部にデュアルダマシン構造の配線要素を備える半導体デバイスの製造方法に関し、下層配線層の損傷を防止することを目的とする。【解決手段】下層配線層30の上に、第1シリコン窒化膜32、第1シリコン酸化膜34、第2シリコン窒化膜36および第2シリコン酸化膜38を順次形成する(ステップ1〜5)。下層配線層30の上部に、第2シリコン酸化膜38、および、第2シリコン窒化膜36を貫通するビアホール46を形成する(ステップ6〜8)。ビアホール46の内部に、その内壁を覆うようにフォトレジスト48を埋め込む(ステップ9〜12)。フォトレジスト48による保護膜を形成した後に、第2シリコン酸化膜38および第2シリコン窒化膜36の所定部位を除去して配線溝56を形成する(ステップ13,14)。

Claim (excerpt)：

デュアルダマシン構造の配線要素を備える半導体デバイスの製造方法であって、下層配線上にメタルの拡散防止膜を形成するステップと、前記核酸防止膜の上部に第1絶縁膜を形成するステップと、前記第1絶縁膜の上部にエッチングストッパ膜を形成するステップと、前記エッチングストッパ膜の上部に第2絶縁膜を形成するステップと、前記下層配線の上部に、前記第2絶縁膜、前記エッチングストッパ膜、および、前記第1絶縁膜を貫通するビアホールを形成するステップと、前記ビアホールの内部に、そのビアホールの内壁を覆う有機層を形成するステップと、前記有機層の形成後に、前記第2絶縁膜の所定部位をエッチングにより除去して配線溝を形成するステップと、を備えることを特徴とする半導体デバイスの製造方法。

IPC (3)：

H01L 21/768 , H01L 21/302 , H01L 21/3205

FI (4)：

H01L 21/90 A , H01L 21/302 Z , H01L 21/88 K , H01L 21/90 M

F-Term (41)：

5F004AA16 , 5F004DB03 , 5F004DB07 , 5F004DB08 , 5F004DB23 , 5F004DB26 , 5F004EA22 , 5F004EA28 , 5F004EB01 , 5F004EB03 , 5F033KK11 , 5F033KK18 , 5F033KK21 , 5F033KK32 , 5F033KK33 , 5F033MM02 , 5F033NN30 , 5F033PP06 , 5F033PP15 , 5F033QQ09 , 5F033QQ10 , 5F033QQ16 , 5F033QQ22 , 5F033QQ23 , 5F033QQ32 , 5F033QQ35 , 5F033QQ37 , 5F033QQ48 , 5F033RR04 , 5F033RR05 , 5F033RR06 , 5F033RR11 , 5F033RR21 , 5F033RR27 , 5F033SS12 , 5F033SS22 , 5F033TT02 , 5F033XX03 , 5F033XX24 , 5F033XX28 , 5F033XX32

Patent cited by the Patent：

Cited by examiner (11)

半導体装置およびその製造方法
Gazette classification：公開公報 Application number：特願平10-010453 Applicant：富士通株式会社
半導体装置の製造方法
Gazette classification：公開公報 Application number：特願平7-142044 Applicant：株式会社東芝
半導体集積回路装置の製造方法
Gazette classification：公開公報 Application number：特願平9-020266 Applicant：株式会社日立製作所

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