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J-GLOBAL ID：200903026421299999

TFTアレイ基板およびこれを用いた液晶表示装置

Inventor：
橋口 隆史

About 橋口 隆史

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山口 偉久

About 山口 偉久

, 
中川 直紀

About 中川 直紀


Applicant, Patent owner：
株式会社アドバンスト・ディスプレイ

About 株式会社アドバンスト・ディスプレイ


Agent (1)： 大岩 増雄
Gazette classification：公開公報
Application number (International application number)：2000193453
Publication number (International publication number)：2002014371
Application date： Jun. 27, 2000
Publication date： Jan. 18, 2002
Summary：
【要約】【課題】 製造工程における写真製版装置のアライメントずれに起因するショットムラやフリッカー等の表示不良が発生しないTFTアレイ基板を得る。【解決手段】 半導体層5およびこれに重なるドレイン配線6aのゲート電極2端を跨ぐ部分の幅を、薄膜トランジスタのチャネル幅15であるドレイン電極6の幅よりも狭く設けた。これにより、ゲート配線2、ドレイン電極6およびソース電極7をパターン形成する際に用いる写真製版装置のアライメントずれにより生じる各ショット間のゲート電極2とドレイン電極6の重なり面積の差が、従来のTFT構造(図8)よりも小さくなり、フィードスルー電圧のパラメーターであるゲート電極とドレイン電極の寄生容量の変動を低減できるため、ショットムラやフリッカー等の表示不良の発生を抑制できる。
Claim (excerpt)：
絶縁性基板上に複数本形成されたゲート電極を備えたゲート配線、上記ゲート配線と交差する複数本のソース電極を備えたソース配線、上記ゲート電極上にゲート絶縁膜を介して設けられた半導体層と、この半導体層に接続された上記ソース電極及びドレイン電極よりなる薄膜トランジスタ、上記ドレイン電極から延びたドレイン配線に接続された画素電極を備えたTFTアレイ基板において、上記半導体層およびこれに重なる上記ドレイン配線の上記ゲート電極端を跨ぐ部分の幅を、上記薄膜トランジスタのチャネル幅である上記ドレイン電極幅よりも狭く設けたことを特徴とするTFTアレイ基板。
IPC (3)：
G02F 1/1368 ,  G09F 9/30 338 ,  H01L 29/786
FI (4)：
G09F 9/30 338 ,  G02F 1/136 500 ,  H01L 29/78 616 T ,  H01L 29/78 618 C
F-Term (40)：
2H092JA26 ,  2H092JA29 ,  2H092JA30 ,  2H092JA32 ,  2H092JA36 ,  2H092JA42 ,  2H092JA44 ,  2H092JA46 ,  2H092JB23 ,  2H092JB38 ,  2H092NA01 ,  2H092NA23 ,  5C094AA42 ,  5C094BA03 ,  5C094BA43 ,  5C094CA19 ,  5C094DA13 ,  5C094EA04 ,  5C094EA05 ,  5C094EA07 ,  5C094EB02 ,  5C094ED02 ,  5F110AA02 ,  5F110AA30 ,  5F110CC07 ,  5F110EE04 ,  5F110EE44 ,  5F110FF30 ,  5F110GG23 ,  5F110GG26 ,  5F110GG45 ,  5F110HK04 ,  5F110HK33 ,  5F110HL07 ,  5F110HM02 ,  5F110HM05 ,  5F110NN02 ,  5F110NN24 ,  5F110NN72 ,  5F110QQ09
Patent cited by the Patent：
Cited by applicant (19)
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Cited by examiner (19)
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