Pat
J-GLOBAL ID：200903050937816645

同期式回路およびその設計方法

Inventor：
植田 隆

About 植田 隆


Applicant, Patent owner：
川崎マイクロエレクトロニクス株式会社

About 川崎マイクロエレクトロニクス株式会社


Agent (2)： 渡辺 望稔 ,  三和 晴子
Gazette classification：公開公報
Application number (International application number)：2002291285
Publication number (International publication number)：2004127012
Application date： Oct. 03, 2002
Publication date： Apr. 22, 2004
Summary：
【課題】同期式回路の設計環境を使用して回路設計を行うことができ、なおかつ非同期式回路のように低消費電力を実現することができる同期式回路およびその設計方法を提供する。【解決手段】クロック制御セルを含むクロックツリーを合成するに際し、クロック制御セルが駆動する第1記憶素子の個数に応じて、クロックツリーの中におけるクロック制御セルの配置を決定し、クロック制御セルの配置に応じて変化する、第1記憶素子に入力される第1クロック信号とクロック制御セルに入力される第2クロック信号との間の位相のずれを考慮して、クロック制御セルのタイミング制約値を変更し、配置配線前のタイミング検証を行う。【選択図】図1
Claim (excerpt)：
クロックツリーによって生成される複数の第1クロック信号に同期して動作する複数の第1記憶素子を備える同期式回路であって、 前記クロックツリーは、前記第1クロック信号よりも位相の進んでいる第2クロック信号を出力するタイミングを指定するイネーブル信号により指定される所定のタイミングで前記第2クロック信号を出力するゲート素子を備えるクロック制御セルを含むことを特徴とする同期式回路。
IPC (2)：
G06F1/10 ,  G06F17/50
FI (2)：
G06F1/04 330Z ,  G06F17/50 668U
F-Term (7)：
5B046AA08 ,  5B046BA03 ,  5B046JA01 ,  5B079BA07 ,  5B079BB04 ,  5B079BC01 ,  5B079DD08
Patent cited by the Patent：
Cited by examiner (10)
Show all

Return to Previous Page

TOP

BOTTOM