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J-GLOBAL ID：200903056852580888

ステープルセルに対する保護バリアを有する半導体装置

Inventor：
ヴァルター ハルトナー

About ヴァルター ハルトナー

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ギュンター シンドラー

About ギュンター シンドラー

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カルロス マズレ-エスペヨ

About カルロス マズレ-エスペヨ


Applicant, Patent owner：
シーメンス アクチエンゲゼルシヤフト

About シーメンス アクチエンゲゼルシヤフト


Agent (1)： 矢野 敏雄 (外3名)
Gazette classification：公表公報
Application number (International application number)：1998516122
Publication number (International publication number)：2001501375
Application date： Sep. 19, 1997
Publication date： Jan. 30, 2001
Summary：
【要約】本発明は集積回路用の半導体装置に関する。この半導体装置ではステープルセルが絶縁層に、プラグ(1)の充填された接点ホール(8)を有する。接点ホールにはキャパシタが設けられており、このキャパシタは、プラグ(1)に向いた下側電極(5)、パラエレクトリックまたはフェロエレクトリック誘電体(6)および上側電極(7)を有する。プラグ(1)と下側電極(5)との間にバリア層(3)があり、このバリア層は窒化シリコンカラー(4)によって取り囲まれている。窒化シリコンカラーはバリア層(3)が酸化するのを確実に阻止する。
Claim (excerpt)：
DRAMおよびFeRAM技術での集積回路、とりわけメモリに対する半導体装置であって、 ステープルセルが絶縁層(2)に、充填材料ないしプラグ(1)の満たされた接点ホール(8)を有し、 該接点ホールにはキャパシタが設けられており、 該キャパシタは、充填材料(1)に向いた下側電極(5)と、スーパーエレクトリックまたはパラエレクトリックまたはフェロエレクトリック誘電体(6)と、上側電極(5)とを有し、 充填材料(1)と下側電極(5)とのあいだにはバリア層(3)が設けられており、 該バリア層は窒化シリコンから成る領域によって完全に取り囲まれている形式の半導体装置において、 バリア層(3)は、接点ホール(8)の充填材料(1)の上に配置されており、 前記窒化シリコンから成る領域は、絶縁層(2)に配置された窒化シリコン層(4)によって形成され、 バリア層(3)と窒化シリコン層(4)により形成された平面には、下側電極(5)、誘電体(6)、および上側電極(7)が配置されている、ことを特徴とする半導体装置。
IPC (5)：
H01L 27/108 ,  H01L 21/28 301 ,  H01L 21/768 ,  H01L 21/8242 ,  H01L 27/10 451
FI (4)：
H01L 27/10 651 ,  H01L 21/28 301 R ,  H01L 27/10 451 ,  H01L 21/90 C
Patent cited by the Patent：
Cited by examiner (10)
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