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J-GLOBAL ID：200903061914606629

電界効果トランジスタ及び半導体装置並びにそれらの製造方法

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Inventor： 黄 俐昭
Applicant, Patent owner： 日本電気株式会社
Agent (1)： 京本 直樹 (外2名)
Gazette classification：公開公報
Application number (International application number)：1999178470
Publication number (International publication number)：2001007338
Application date： Jun. 24, 1999
Publication date： Jan. 12, 2001
Summary：

【要約】【課題】SOI基板に形成される電界効果トランジスタの基板浮遊効果を抑制しようとする場合、半導体層中の縦方向の電位差を小さくすることが有効であるが、薄いゲート酸化膜構造においては、半導体層中の電界強度が小さくなりすぎ、W、TiN等の金属ゲートを用いるとしきい値が大きくなりすぎる問題がある。【解決手段】しきい値が大きくなりすぎるのは、Ta、TiN、W等の金属ゲートの仕事関数がシリコンの禁制帯中央にあることに起因し、n型トランジスタの場合は真空準位とシリコン伝導帯下端とのエネルギー差の絶対値より大きく、真空準位から、シリコンの伝導帯下端とシリコンの禁制帯中央との中間に相当するエネルギーを引いた値の絶対値よりも小さい仕事関数を有する材料のゲート電極5を、p型トランジスタの場合は真空準位とシリコン価電子帯上端とのエネルギー差の絶対値より小さく、真空準位から、シリコンの価電子帯上端とシリコンの禁制帯中央との中間に相当するエネルギーを引いた値の絶対値よりも大きい仕事関数を有する材料のゲート電極15を用いることにより解決する。

Claim (excerpt)：

少なくとも底面を絶縁体により覆われた素子形成用の半導体層と、前記半導体層表面に形成されたゲート絶縁膜と、前記半導体層表面に形成されたゲート絶縁膜を介してその上に設けられたゲート電極と、前記ゲート電極の両側の前記半導体層内に形成された高不純物濃度のn型のソース/ドレイン領域とからなっており、前記ゲート電極の両側の前記n型のソース/ドレイン領域に挟まれた前記半導体層は、前記ゲート電極にしきい値電圧よりも高いゲート電圧が印加されると、その表面にn型の反転層が形成されるチャネル形成領域をなし、前記チャネル形成領域の不純物濃度は、前記n型のソース/ドレイン領域のうちの一方の領域であるソース領域を接地し、前記n型のソース/ドレイン領域のうちの他方の領域であるドレイン領域に正の電源電圧、前記ゲート電極にしきい値電圧をそれぞれ印加した状態において、前記チャネル形成領域の表面電位が前記半導体層と前記絶縁体との界面の電位よりも高く、かつ、前記チャネル形成領域が反転層を除いて完全に空乏層となるべく設定され、前記ゲート電極のうち、少なくとも前記ゲート絶縁膜に接する部分を構成する材料の仕事関数は、真空準位とシリコン伝導帯下端とのエネルギー差の絶対値より大きく、真空準位から、シリコンの伝導帯下端とシリコンの禁制帯中央との中間に相当するエネルギーを引いた値の絶対値よりも小さいことを特徴とするn型の電界効果トランジスタ。

IPC (6)：

H01L 29/786 ,  H01L 21/28 301 ,  H01L 21/8238 ,  H01L 27/092 ,  H01L 27/08 331 ,  H01L 29/43

FI (7)：

H01L 29/78 618 D ,  H01L 21/28 301 R ,  H01L 27/08 331 E ,  H01L 27/08 321 D ,  H01L 29/62 G ,  H01L 29/78 617 M ,  H01L 29/78 626 B

F-Term (64)：

4M104AA01 ,  4M104BB01 ,  4M104BB19 ,  4M104BB22 ,  4M104BB40 ,  4M104CC05 ,  4M104GG08 ,  4M104GG09 ,  4M104GG10 ,  4M104GG14 ,  4M104HH20 ,  5F048AA00 ,  5F048AC03 ,  5F048AC04 ,  5F048BA14 ,  5F048BA16 ,  5F048BB04 ,  5F048BB05 ,  5F048BB07 ,  5F048BB08 ,  5F048BB09 ,  5F048BB10 ,  5F048BB11 ,  5F048BB13 ,  5F048BB19 ,  5F048BC06 ,  5F048BD04 ,  5F048BG05 ,  5F048DA19 ,  5F110AA15 ,  5F110BB04 ,  5F110CC10 ,  5F110DD05 ,  5F110DD13 ,  5F110EE01 ,  5F110EE03 ,  5F110EE04 ,  5F110EE05 ,  5F110EE08 ,  5F110EE09 ,  5F110EE14 ,  5F110EE44 ,  5F110EE45 ,  5F110EE50 ,  5F110FF01 ,  5F110FF02 ,  5F110FF03 ,  5F110FF23 ,  5F110GG02 ,  5F110GG12 ,  5F110GG24 ,  5F110GG25 ,  5F110GG28 ,  5F110GG31 ,  5F110GG32 ,  5F110GG34 ,  5F110GG36 ,  5F110GG52 ,  5F110HJ01 ,  5F110HJ04 ,  5F110HJ13 ,  5F110QQ11 ,  5F110QQ16 ,  5F110QQ19

Patent cited by the Patent：

Cited by examiner (2)

• 半導体装置の製法
  Gazette classification：公開公報   Application number：特願平10-242059   Applicant：テキサスインスツルメンツインコーポレイテツド
• 半導体装置の製造方法
  Gazette classification：公開公報   Application number：特願平7-052699   Applicant：日本電気株式会社