半導体集積回路装置およびその製造方法

Inventor： , , , , , , , , , ,
Applicant, Patent owner：
Agent (1)：筒井大和
Gazette classification：公開公報
Application number (International application number)：1998311412
Publication number (International publication number)：1999238862
Application date： Oct. 30, 1998
Publication date： Aug. 31, 1999
Summary：

【要約】【課題】ビット線接続孔における多結晶シリコンプラグの凹凸を防止し、ビット線と多結晶シリコンプラグとの接続部のシリサイド膜の横方向のエッチングを防止する。【解決手段】第1層配線18と同時に形成されるビット線BLを、チタン膜18aと窒化チタン膜18bとタングステン膜18cとの積層膜とし、ビット線BLとプラグ19との接続部に窒素または酸素を含むチタンシリサイド膜20を形成する。第1層配線18と半導体基板1との接続部にも窒素または酸素を含むチタンシリサイド膜20を形成できる。チタンシリサイド膜20に代えて、窒素または酸素を含むタングステンシリサイド層、窒素または酸素を含むコバルトシリサイド層、または、コバルトシリサイド層とすることができる。

Claim (excerpt)：

半導体基板の主面に形成されたメモリセル選択用の第1MISFETおよび周辺回路用の第2MISFETと、前記第1MISFETの一方のソース・ドレイン領域上の第1絶縁膜に形成された多結晶シリコンプラグと、前記第1絶縁膜上の第2絶縁膜に開口された第1接続孔を介して前記多結晶シリコンプラグに電気的に接続された前記第2絶縁膜上のビット線と、前記第1および第2絶縁膜の第2接続孔を介して前記第2MISFETのソース・ドレイン領域に電気的に接続された前記第2絶縁膜上の第1層配線とを有する半導体集積回路装置であって、前記ビット線と前記多結晶シリコンプラグとの接続領域、または、前記第1層配線と前記第2MISFETのソース・ドレイン領域もしくはゲート電極または前記半導体基板の主面との接続領域には、チタン、タングステンもしくはコバルトから選択された元素のシリサイド膜であって不純物を含むもの、または、不純物を含まないコバルトシリサイド膜が形成されており、前記不純物は、窒素、酸素、炭素もしくはゲルマニウムから選択された何れか1つまたは複数の元素であることを特徴とする半導体集積回路装置。

IPC (4)：

H01L 27/108 , H01L 21/8242 , H01L 21/28 301 , H01L 21/3205

FI (5)：

H01L 27/10 681 B , H01L 21/28 301 T , H01L 21/88 Q , H01L 27/10 621 C , H01L 27/10 681 F

Patent cited by the Patent：

Cited by examiner (9)

半導体集積回路装置およびその製造方法
Gazette classification：公開公報 Application number：特願平8-309369 Applicant：株式会社日立製作所
特開平2-096374
半導体装置の製造方法
Gazette classification：公開公報 Application number：特願平5-076835 Applicant：三菱電機株式会社

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