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J-GLOBAL ID：200903064597473528

半導体装置

Inventor： 山本 一郎
Applicant, Patent owner： NECエレクトロニクス株式会社
Agent (1)： 速水 進治
Gazette classification：公開公報
Application number (International application number)：2005233411
Publication number (International publication number)：2006086511
Application date： Aug. 11, 2005
Publication date： Mar. 30, 2006
Summary：

【課題】 高誘電率膜により構成されたゲート絶縁膜と、P型不純物を含む多結晶シリコン膜により構成されたゲート電極とを含む半導体装置において、閾値電圧の増加を抑制する。【解決手段】 P型MOSFET120は、半導体基板(Nウェル102b)と、半導体基板上に形成され、Hf、Zr、およびランタノイド元素のいずれかからなる群から選択される第一の元素と、ならびにNとを含むシリケート化合物を含む高誘電率膜108により構成されたゲート絶縁膜と、ゲート絶縁膜上に形成されるとともに、P型不純物を含む多結晶シリコン膜114により構成されたゲート電極と、ゲート絶縁膜とゲート電極との間に形成され、第一の元素と多結晶シリコン膜114との反応を阻止するとともに、比誘電率が8以上の阻止酸化膜110と、を含む。【選択図】 図1

Claim (excerpt)：

半導体基板と、 前記半導体基板上に形成され、Hf、Zr、およびランタノイド元素のいずれかからなる群から選択される第一の元素と、ならびにNとを含むシリケート化合物を含む高誘電率膜により構成されたゲート絶縁膜と、 前記ゲート絶縁膜上に形成されるとともに、P型不純物を含む多結晶シリコン膜により構成されたゲート電極と、 前記ゲート絶縁膜と前記ゲート電極との間に形成され、前記第一の元素と前記多結晶シリコン膜との反応を阻止するとともに、比誘電率が8以上の阻止酸化膜と、 を含むことを特徴とする半導体装置。

IPC (8)：

H01L 29/78 ,  H01L 21/28 ,  H01L 21/283 ,  H01L 21/823 ,  H01L 27/088 ,  H01L 29/423 ,  H01L 29/49 ,  H01L 27/092

FI (6)：

H01L29/78 301G ,  H01L21/28 301A ,  H01L21/283 C ,  H01L27/08 102C ,  H01L29/58 G ,  H01L27/08 321D

F-Term (57)：

4M104AA01 ,  4M104BB01 ,  4M104BB40 ,  4M104CC05 ,  4M104EE03 ,  4M104EE09 ,  4M104EE12 ,  4M104EE14 ,  4M104EE16 ,  4M104GG08 ,  4M104GG10 ,  4M104HH05 ,  4M104HH20 ,  5F048AC01 ,  5F048AC03 ,  5F048BA01 ,  5F048BB05 ,  5F048BB06 ,  5F048BB07 ,  5F048BB11 ,  5F048BB14 ,  5F048BB16 ,  5F048BB17 ,  5F048BE03 ,  5F048BG13 ,  5F048DA23 ,  5F140AA06 ,  5F140AA24 ,  5F140AA39 ,  5F140AB03 ,  5F140AC01 ,  5F140BA01 ,  5F140BC06 ,  5F140BC09 ,  5F140BD01 ,  5F140BD02 ,  5F140BD05 ,  5F140BD11 ,  5F140BD13 ,  5F140BD17 ,  5F140BE07 ,  5F140BE08 ,  5F140BE09 ,  5F140BE10 ,  5F140BE17 ,  5F140BE19 ,  5F140BF01 ,  5F140BF04 ,  5F140BG08 ,  5F140BG32 ,  5F140BG38 ,  5F140BG53 ,  5F140BK13 ,  5F140BK21 ,  5F140CB01 ,  5F140CB04 ,  5F140CB08

Patent cited by the Patent：

Cited by applicant (2)

• 高誘電体薄膜を備えた半導体装置及びその製造方法並びに誘電体膜の成膜装置
  Gazette classification：公開公報   Application number：特願2001-120485   Applicant：日本電気株式会社
• 電界効果トランジスタ(FET)およびFET回路
  Gazette classification：公表公報   Application number：特願2001-537137   Applicant：ザ・ユニバーシティ・オブ・リバプール

Cited by examiner (5)

• MIS型半導体装置及びその製造方法
  Gazette classification：公開公報   Application number：特願2001-151536   Applicant：松下電器産業株式会社
• 改善されたしきい電圧およびフラットバンド電圧の安定性を有する相補型金属酸化膜半導体(CMOS)構造およびそれを形成する方法(高k誘電体によるCMOSデバイス形成におけるしきい電圧制御を達成するためのバリア層の選択的実装)
  Gazette classification：公表公報   Application number：特願2007-515066   Applicant：インターナショナル・ビジネス・マシーンズ・コーポレーション
• 異種のゲート絶縁膜を有する半導体素子及びその製造方法
  Gazette classification：公開公報   Application number：特願2004-329176   Applicant：三星電子株式会社
• 高誘電率ゲート酸化物を有する電界効果トランジスタの閾値及びフラットバンド電圧安定化層
  Gazette classification：公開公報   Application number：特願2005-139334   Applicant：インターナショナル・ビジネス・マシーンズ・コーポレーション
• 相補型電界効果トランジスタ及びその製造方法
  Gazette classification：公開公報   Application number：特願2003-011843   Applicant：株式会社東芝

Article cited by the Patent：

Cited by examiner (3)

• The Influence of silicon Nitride Cap on NBTI and Fermi Pinning in HfO2 Gate Stacks
• フェルミ・レベル・ピニング
• Compatibility of silicon gates with hafnium-based gate dielectrics, 2003, Vol.69, pp.138-144