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J-GLOBAL ID：200903065103737036

高密度トレンチゲートパワーMOSFET

Inventor：
ジャセック・コレック

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モハメッド・エヌ・ダーウィッシュ

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ドーマン・シー・ピッツァー

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Applicant, Patent owner：
シリコニックス・インコーポレイテッド

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Agent (1)： 大島 陽一
Gazette classification：公開公報
Application number (International application number)：2000016475
Publication number (International publication number)：2001127292
Application date： Jan. 26, 2000
Publication date： May. 11, 2001
Summary：
【要約】【課題】 ホットキャリアに対して損傷し難く、しかも高い詰込み密度を有するパワーMOSFET及びその製造方法を提供する。【解決手段】 トレンチゲートパワーMOSFETが、セルの中央でドレインとPN接合ダイオードを形成するボディ領域に強度にドーピングされた領域を含む。ダイオードはトレンチ近傍のドレイン-ボディ接合よりも小さなブレークダウン電圧を有する。セル中央でブレークダウンが生じ、ホットキャリア発生によるゲート酸化層の損傷を防止する。ドレイン-ボディ接合がトレンチ底部の上方に位置し、セル幅を拡大し詰込み密度を減少させる如何なる深さの拡散をも防止する。ボディ領域注入後の熱供給を制限して密な構造を達成する。結果的に、ボディ及び強度にドーピングされた領域は大きく拡散することはなく、ドーパントはチャネル領域に入らず、閾値電圧は増大しない。
Claim (excerpt)：
所定のパワーMOSFETであって、第1の導電型の半導体基板と、前記基板の表面上に形成されたエピタキシャル層であって、前記基板に接触する部分を含み、第1の導電型まで、前記基板のドーピング濃度よりも軽微にドーピングされた前記エピタキシャル層と、前記エピタキシャル層の表面に形成されたトレンチであって、前記エピタキシャル層の中に延在し、MOSFETセルを画定する複数の部分を有する前記トレンチと、前記トレンチの中に形成されたゲートと、前記MOSFETセルのエピタキシャル層の表面に於いて、前記トレンチの側壁に近接して配置された前記第1の導電型のソース領域と、前記エピタキシャル層の中に配置された第2の導電型のボディであって、前記MOSFETセルのソース領域に隣接し、前記トレンチの側壁に近接するチャネル領域を含む前記ボディと、前記基板及び前記エピタキシャル層の一部を含む前記第1の導電型のドレインであって、該ドレインが前記ボディとの第1のPN接合部を形成し、前記ボディが前記第1のPN接合部の上側に位置し、前記ドレインが前記第1のPN接合部の下側に位置し、前記第1のPN接合部の全体が前記トレンチの底部の上方の高さに位置し、前記トレンチの側壁付近の前記第1のPN接合の一部が第1のブレークダウン電圧を有する、前記ドレインと、前記MOSFETセルの中央の領域の前記ボディに於ける強度にドーピングされた前記第2の導電型の領域であって、前記MOSFETの中央の領域に於ける第2のPN接合部の一部を含むダイオードが、前記第1のブレークダウン電圧よりも小さい第2のブレークダウン電圧を有するように、該領域のドーパント濃度が前記ボディのドーピング濃度よりも大きい、強度にドーピングされた領域とを有することを特徴とするパワーMOSFET。
IPC (3)：
H01L 29/78 652 ,  H01L 29/78 653 ,  H01L 29/78 657
FI (3)：
H01L 29/78 652 P ,  H01L 29/78 653 A ,  H01L 29/78 657 A
Patent cited by the Patent：
Cited by examiner (6)
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