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J-GLOBAL ID：200903071561045852

薄膜トランジスタの製法

Inventor：
平尾 孝

About 平尾 孝

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古田 守

About 古田 守

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古田 寛

About 古田 寛

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松田 時宜

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Applicant, Patent owner：
カシオ計算機株式会社

About カシオ計算機株式会社


Gazette classification：公開公報
Application number (International application number)：2005255734
Publication number (International publication number)：2007073560
Application date： Sep. 02, 2005
Publication date： Mar. 22, 2007
Summary：
【課題】 薄膜トランジスタの構成半導体薄膜(活性層)である酸化亜鉛(ZnO)を主成分とする酸化物半導体薄膜と、該酸化物半導体薄膜に接するゲート絶縁膜とを真空中で連続成膜することによって、これら二層の間に清浄な界面を形成し、良好なTFT特性を示す高性能な薄膜トランジスタを提供することができるとともに、量産化が容易である薄膜トランジスタの製法の提供。【解決手段】 酸化亜鉛(ZnO)を主成分とする酸化物からなる半導体薄膜と、シリコン系絶縁膜からなり該半導体薄膜に接するゲート絶縁膜を有する薄膜トランジスタの製法において、前記半導体薄膜の形成と前記ゲート絶縁膜の形成が、真空中にて連続した工程で行われることを特徴とする薄膜トランジスタの製法。【選択図】 図2
Claim (excerpt)：
酸化亜鉛(ZnO)を主成分とする酸化物からなる半導体薄膜と、シリコン系絶縁膜からなり該半導体薄膜に接するゲート絶縁膜を有する薄膜トランジスタの製法において、前記半導体薄膜の形成と前記ゲート絶縁膜の形成が、真空中にて連続した工程で行われることを特徴とする薄膜トランジスタの製法。
IPC (2)：
H01L 21/336 ,  H01L 29/786
FI (2)：
H01L29/78 627B ,  H01L29/78 618B
F-Term (38)：
5F110AA06 ,  5F110BB01 ,  5F110CC05 ,  5F110CC07 ,  5F110DD01 ,  5F110DD02 ,  5F110EE03 ,  5F110EE04 ,  5F110EE06 ,  5F110FF02 ,  5F110FF03 ,  5F110FF04 ,  5F110FF09 ,  5F110FF30 ,  5F110GG01 ,  5F110GG24 ,  5F110GG42 ,  5F110GG43 ,  5F110GG58 ,  5F110HK02 ,  5F110HK03 ,  5F110HK04 ,  5F110HK06 ,  5F110HK07 ,  5F110HK21 ,  5F110HK33 ,  5F110HL03 ,  5F110HL04 ,  5F110HL06 ,  5F110HL07 ,  5F110NN03 ,  5F110NN04 ,  5F110NN22 ,  5F110NN23 ,  5F110NN24 ,  5F110NN35 ,  5F110NN72 ,  5F110QQ09
Patent cited by the Patent：
Cited by applicant (3) Cited by examiner (3)

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