半導体素子のキャパシタ製造方法

Inventor： ,
Applicant, Patent owner：
Agent (1)：山本恵一
Gazette classification：公開公報
Application number (International application number)：2000187818
Publication number (International publication number)：2001036044
Application date： Jun. 22, 2000
Publication date： Feb. 09, 2001
Summary：

【要約】【課題】半導体素子の製造方法に関する。【解決手段】コンタクトプラグ(contact plug)上に酸化膜系列の物質を蒸着した後ビットラインを形成し、ビットラインと下部層間絶縁膜のBPSG膜との物質差に伴うストレス(stress)でビットラインが実際マスク上に定義されたものとは異なるように形成されるシフト(shift)現象、及びベンディング(bending)現象を防止して金属配線コンタクトとビットラインがショート(short)されることを防止し、貯蔵電極の形成工程でオープン領域(open area)を確保し、貯蔵電極コンタクトホールを形成するための自己整列コンタクト(self aligned contact、SAC)食刻工程時にビットラインと貯蔵電極間に絶縁特性を向上させ、ビットラインのキャパシタンスを減少させて素子のセンシングマージン(sensing margin)を確保し、半導体素子の高速化及び高集積化を可能にすると共に、それに伴う素子の工程収率及び特性を向上させる技術である。

Claim (excerpt)：

所定の下部構造物が形成されている半導体基板上部に、ビットラインコンタクト及び貯蔵電極コンタクトに予定される部分に接続するコンタクトプラグが備えられる第1層間絶縁膜を形成する工程と、前記コンタクトプラグと第1層間絶縁膜を含む全体構造の表面上部に、酸化膜系列のパッド絶縁膜を形成する工程と、前記パッド絶縁膜上に多結晶シリコン層、シリサイド膜及びマスク絶縁膜が順次形成される積層構造を形成する工程と、ビットラインマスクを食刻マスクに、前記パッド絶縁膜を含む前記積層構造を食刻してビットラインを形成する工程と、前記ビットラインの側壁に絶縁膜スペーサを形成する工程と、前記ビットライン上部に貯蔵電極コンタクトホールが備えられる第2層間絶縁膜を形成する工程と、前記貯蔵電極コンタクトホールを埋め込む貯蔵電極コンタクトを形成する工程と、前記貯蔵電極コンタクトに接続される貯蔵電極を形成する工程を含むことを特徴とする半導体素子のキャパシタ製造方法。

IPC (3)：

H01L 27/108 , H01L 21/8242 , H01L 21/768

FI (3)：

H01L 27/10 621 C , H01L 21/90 C , H01L 27/10 681 B

Patent cited by the Patent：

Cited by examiner (8)

半導体記憶装置
Gazette classification：公開公報 Application number：特願平7-340369 Applicant：株式会社日立製作所
白金薄膜,半導体装置及びその製造方法
Gazette classification：公開公報 Application number：特願平8-028928 Applicant：株式会社日立製作所
半導体集積回路装置の製造方法
Gazette classification：公開公報 Application number：特願平9-173699 Applicant：株式会社日立製作所

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