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J-GLOBAL ID：200903087634332018

テストパターン生成装置およびテストパターン生成方法

Inventor：
多久 和宏

About 多久 和宏


Applicant, Patent owner：
NECエレクトロニクス株式会社

About NECエレクトロニクス株式会社


Agent (1)： 家入 健
Gazette classification：公開公報
Application number (International application number)：2007060536
Publication number (International publication number)：2008224315
Application date： Mar. 09, 2007
Publication date： Sep. 25, 2008
Summary：
【課題】半導体集積回路をスキャンテスト時のIRドロップによる誤動作を回避し、効率の良いスキャンテストを実現する。【解決手段】半導体集積回路をスキャンテストするためのテストパターンを生成するテストパターン生成装置100は、危険箇所抽出部110と、テストパターンの生成を実行するパターン生成実行部であるATPG150を備える。危険箇所抽出部110は、半導体集積回路から、電源のIRドロップに起因してテスト時に誤動作が生じうる危険箇所を抽出し、ATPG150は、危険箇所抽出部110により抽出された危険箇所に対して、該危険箇所に含まれるインスタンスの動作率を抑制するようにテストパターンを生成する。【選択図】図1
Claim (excerpt)：
半導体集積回路をスキャンテストするためのテストパターンを生成するテストパターン生成装置であって、 前記半導体集積回路から、電源のIRドロップに起因してテスト時に誤動作が生じうる危険箇所を抽出する危険箇所抽出部と、 該危険箇所抽出部により抽出された前記危険箇所に対して、該危険箇所に含まれるインスタンスの動作率を抑制するようにテストパターンを生成するパターン生成実行部とを備えることを特徴とするテストパターン生成装置。
IPC (5)：
G01R 31/28 ,  G01R 31/318 ,  H01L 21/822 ,  H01L 27/04 ,  H01L 21/82
FI (6)：
G01R31/28 G ,  G01R31/28 Q ,  H01L27/04 T ,  H01L21/82 L ,  H01L21/82 T ,  H01L27/04 D
F-Term (21)：
2G132AB01 ,  2G132AC14 ,  2G132AD01 ,  2G132AG12 ,  2G132AG14 ,  2G132AL09 ,  2G132AL11 ,  5F038BH19 ,  5F038CD02 ,  5F038CD12 ,  5F038DT06 ,  5F038DT07 ,  5F038DT15 ,  5F038EZ09 ,  5F038EZ20 ,  5F064BB19 ,  5F064BB35 ,  5F064EE42 ,  5F064EE52 ,  5F064HH06 ,  5F064HH10
Patent cited by the Patent：
Cited by applicant (1) Cited by examiner (5)
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