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J-GLOBAL ID:200903095484951272

半導体装置及び半導体素子の搭載方法

Inventor:
Applicant, Patent owner:
Agent (8): 鈴江 武彦 ,  河野 哲 ,  中村 誠 ,  蔵田 昌俊 ,  峰 隆司 ,  福原 淑弘 ,  村松 貞男 ,  橋本 良郎
Gazette classification:公開公報
Application number (International application number):2005166896
Publication number (International publication number):2006344652
Application date: Jun. 07, 2005
Publication date: Dec. 21, 2006
Summary:
【課題】本発明は、従来の半導体装置に比べて外囲器の厚みを薄くできるとともに、半導体素子に対して印加される応力を軽減することができることを目的とする。【解決手段】第1のリード端子11aに搭載された半導体素子13と、前記第1のリード端子11aとは異なる第2のリード端子11bと前記半導体素子13とを接続し,2箇所のパッド部14a,14bを除いて絶縁被覆された平坦状な配線14と、前記第1・第2のリード端子11a,11bの一部、前記半導体素子13及び配線14を少なくとも気密に封止する樹脂製外囲器16とを具備し、前記配線14のパッド部14a,14bと前記半導体素子13、第2のリード端子11bとが夫々電気的に接続されていることを特徴とする半導体装置。【選択図】 図1
Claim (excerpt):
第1のリード端子に搭載された半導体素子と、前記第1のリード端子とは異なる第2のリード端子と前記半導体素子とを接続し,2箇所のパッド部を除いて絶縁被覆された平坦状な配線と、前記第1・第2のリード端子の一部、前記半導体素子及び配線を少なくとも気密に封止する樹脂製外囲器とを具備し、前記配線のパッド部と前記半導体素子、第2のリード端子とが夫々電気的に接続されていることを特徴とする半導体装置。
IPC (1):
H01L 21/60
FI (1):
H01L21/60 321E
Patent cited by the Patent:
Cited by applicant (1) Cited by examiner (5)
  • 集積回路
    Gazette classification:公開公報   Application number:特願平4-360771   Applicant:三菱電機株式会社
  • 集積回路の実装構造
    Gazette classification:公開公報   Application number:特願平3-299241   Applicant:日本電気株式会社
  • 保護膜付銀合金導体箔及びその製造方法
    Gazette classification:公開公報   Application number:特願平3-280106   Applicant:三菱マテリアル株式会社
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