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J-GLOBAL ID：200903095607581785

多層配線の形成方法

Inventor：
塚本 雅則

About 塚本 雅則

, 
牛膓 哲雄

About 牛膓 哲雄


Applicant, Patent owner：
ソニー株式会社

About ソニー株式会社


Agent (1)： 小池 晃 (外2名)
Gazette classification：公開公報
Application number (International application number)：1995007072
Publication number (International publication number)：1996203998
Application date： Jan. 20, 1995
Publication date： Aug. 09, 1996
Summary：
【要約】【目的】 半導体メモリやゲート・アレイに用いられる多層配線の形成方法を改善し、従来のセルフアライン・コンタクト法では解決できなかった基体の平坦化と上層配線間隔の縮小を実現する。【構成】 最小加工寸法0.35μmのSRAMにおいて2本のワード線5(線幅0.55μm)の間で上層配線(ビット線引出し電極)15の基板コンタクトをとる場合に、ワード線5上にオフセット酸化膜6、側壁面上にサイドウォール7を設けて絶縁を確保し、基体全面を薄いSix Ny 系のエッチング停止層9で被覆した後に厚いSiOx 系の層間絶縁膜10で平坦化し、ここに配線間スペース(0.7μm)よりも開口寸法の小さいコンタクト・ホール10a(直径0.4μm)を開口する。【効果】 コンタクト・ホール10aの開口寸法が小さいので、上層配線15の被り面積が削減でき、高集積化に対応可能となる。
Claim (excerpt)：
隣接する2本の中層配線の配線間スペース内で層間絶縁膜を開口して接続孔を形成し、該接続孔を介して下層配線と上層配線との間の導通をとる多層配線の形成方法において、前記中層配線上にこれと共通パターンにてオフセット絶縁膜を形成する工程と、前記中層配線と前記オフセット絶縁膜からなるパターンの側壁面にサイドウォール絶縁膜を形成する工程と、基体の全面を被覆して前記層間絶縁膜よりもエッチング速度の遅いエッチング停止層を実質的にコンフォーマルに成膜する工程と、前記エッチング停止層上に前記層間絶縁膜を略平坦に成膜する工程と、前記配線間スペースよりも開口寸法の小さい領域内で前記層間絶縁膜を異方性エッチングする工程と、前記領域の底面に露出したエッチング停止層を選択的に除去することにより接続孔を完成させる工程と、前記接続孔を導電材料で埋め込む工程とを有する多層配線の形成方法。
IPC (2)：
H01L 21/768 ,  H01L 21/3205
FI (3)：
H01L 21/90 D ,  H01L 21/88 B ,  H01L 21/90 J
Patent cited by the Patent：
Cited by examiner (6)
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