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J-GLOBAL ID：200903096434376389

半導体レーザ素子およびその製造方法

Inventor：
大久保 伸洋

About 大久保 伸洋


Applicant, Patent owner：
シャープ株式会社

About シャープ株式会社


Agent (3)： 山崎 宏 ,  前田 厚司 ,  仲倉 幸典
Gazette classification：公開公報
Application number (International application number)：2003277410
Publication number (International publication number)：2005045009
Application date： Jul. 22, 2003
Publication date： Feb. 17, 2005
Summary：
【課題】 高出力時の駆動電流を低減する。【解決手段】 n型GaAs基板41に対するn型AlxInzP電流ブロック層50の格子不整合率を、n型AlxInzP電流ブロック層50内で一様に-0.10%とする。このように、上記格子不整合率を-0.20%以上且つ0%以下にした場合は、p型AlxGayInzP第2クラッド層45に対してマイナスの歪みを間接的に付与することになり、p型AlxGayInzP第2クラッド層45中に存在するp型不純物原子(Be原子)の拡散速度が低下し、Be原子のMQW活性層44への拡散が低減される。したがって、CW50mWでの駆動電流が低くなる。尚、上記格子不整合率が-0.20%よりも下の場合には、n型AlxInzP電流ブロック層50がn型GaAs基板41およびp型AlxGayInzP第2クラッド層45に対して格子緩和して歪みの効果が無くなる。そのため、Be原子の活性層への拡散が増加して上記駆動電流が高くなってしまう。【選択図】図1
Claim (excerpt)：
半導体基板上に、少なくとも第1導電型の第1クラッド層,活性層および第2導電型の第2クラッド層が形成されると共に、上記第2クラッド層における反基板側はストライプ状のリッジを成しており、上記リッジの両側には第1導電型の電流ブロック層が形成されて成るAlGaInP系の半導体レーザ素子において、 上記第1導電型の電流ブロック層は、上記半導体基板に対して、-0.20%以上且つ0%以下の格子不整合率を有していることを特徴とする半導体レーザ素子。
IPC (2)：
H01S5/227 ,  H01S5/323
FI (2)：
H01S5/227 ,  H01S5/323
F-Term (12)：
5F073AA03 ,  5F073AA21 ,  5F073AA45 ,  5F073AA52 ,  5F073AA74 ,  5F073AA86 ,  5F073AA89 ,  5F073BA06 ,  5F073CA14 ,  5F073CB02 ,  5F073EA19 ,  5F073EA23
Patent cited by the Patent：
Cited by applicant (2) Cited by examiner (10)
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