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J-GLOBAL ID：201602229276830604   Reference number：16A0393252

Partially-Programmable Circuitを用いた遅延故障の回避手法

Author (4)： KASUGAI TAKAMICHI (立命館大) ,  YAMASHITA SHIGERU (立命館大) ,  HARA YUKO (東京工大 大学院) ,  HARA YUKO (JST-PRESTO)
Material： 電子情報通信学会技術研究報告  (IEICE Technical Report (Institute of Electronics, Information and Communication Engineers))
Volume： 115  Issue： 518(CPSY2015 143-158)  Page： 145-150  Publication year： Mar. 17, 2016 
JST Material Number： S0532B  ISSN： 0913-5685  Document type： Proceedings
Article type： 原著論文  Country of issue： Japan (JPN)  Language： JAPANESE (JA)

Thesaurus term： failure ,  *delay characteristic ,  degradation (alteration) ,  *fault tolerance ,  circuit design ,  *MOSFET ,  look-up table
Semi thesaurus term： look-up table ,  *MOS transistor ,  aging ,  fault tolerance ,  delay fault

JST classification (2)： Transistors  (NC03070N) ,  Semiconductor integrated circuit  (NC03162T)

Terms in the title (3)： 遅延故障 ,  回避 ,  手法