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J-GLOBAL ID：201602229276830604   整理番号：16A0393252

Partially-Programmable Circuitを用いた遅延故障の回避手法

著者 (4件)： 春日井貴通 (立命館大) ,  山下茂 (立命館大) ,  原祐子 (東京工大 大学院) ,  原祐子 (JST-PRESTO)
資料名： 電子情報通信学会技術研究報告  (IEICE Technical Report (Institute of Electronics, Information and Communication Engineers))
巻： 115  号： 518(CPSY2015 143-158)  ページ： 145-150  発行年： 2016年03月17日 
JST資料番号： S0532B  ISSN： 0913-5685  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 日本語 (JA)

抄録/ポイント： 回路の微細化の進展により,経年劣化による遅延故障が発生し,回路の耐故障性が低下している。回路の耐故障性を向上させる手法として,ABB(Adaptive Body Bias)を利用する手法がある。ただし,ABBを利用する手法では,適切な電圧を印加するために,元の回路とは別に,新しい回路が必要である。また,MOSトランジスタに電圧を印加しても回避できない遅延故障があるため,トランジスタレベルでの遅延故障を回避する手法にはたくさんの課題がある。本稿では,回路設計レベルで遅延故障を回避する手法を提案する。回路設計レベルでの遅延故障を回避する手法では,MOSトランジスタに起こる現象に関係なく遅延故障を回避することができる。本稿では,PPC(Partially-Programmable Circuit)を用いて最も多くの遅延故障を回避する回路設計手法を提案する。提案手法をベンチマーク回路に適用して実験を行った。3入力のLUTを使用した提案手法では,最大で全体の遅延故障の48%,4入力のLUTを使用した提案手法では,最大で全体の遅延故障の24%を回避することができた。実験結果より,PPCを利用して回路の遅延故障を回避する手法が有効である場合があることを示すことができた。(著者抄録)

シソーラス用語： 故障 ,  *遅延特性 ,  劣化 ,  *フォールトトレランス ,  回路設計 ,  *MOSFET ,  ルックアップテーブル
準シソーラス用語： LUT ,  *MOSトランジスタ ,  経年劣化 ,  耐故障性 ,  遅延故障

分類 (2件)： トランジスタ  (NC03070N) ,  半導体集積回路  (NC03162T)

タイトルに関連する用語 (3件)： 遅延故障 ,  回避 ,  手法