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J-GLOBAL ID：200902251965067536   整理番号：09A0363046

最先端リソグラフィー技術とGate-first MG/HKプロセス技術を用いたコスト競争力のある32nm世代CMOS Platform Technology

A Cost-Conscious 32nm CMOS Platform Technology with Advanced Single Exposure Lithography and Gate-First Metal Gate/High-K Process

著者 (40件)： 長谷川俊介 (東芝) ,  北村陽介 (東芝) ,  高畑和宏 (東芝) ,  岡本浩樹 (東芝) ,  宮下桂 (東芝) ,  石田達也 (東芝) ,  青田正司 (東芝) ,  東篤志 (東芝) ,  福島崇 (東芝) ,  原川秀明 (東芝) ,  猪原正弘 (東芝) ,  犬宮誠治 (東芝) ,  石塚竜嗣 (東芝) ,  小島健嗣 (東芝) ,  小向敏章 (東芝) ,  長友浩二 (東芝) ,  松永範昭 (東芝) ,  三本木省次 (東芝) ,  中嶋一明 (東芝) ,  中塚圭祐 (東芝) ,  西郡正人 (東芝) ,  野町映子 (東芝) ,  小川竜二 (東芝) ,  岡本晋太郎 (東芝) ,  岡野公俊 (東芝) ,  沖知普 (東芝) ,  小野田裕之 (東芝) ,  佐々木俊行 (東芝) ,  佐竹正城 (東芝) ,  鈴木陽子 (東芝) ,  内海邦明 (東芝) ,  渡部忠兆 (東芝) ,  吉水康人 (東芝) ,  成瀬宏 (東芝) ,  中山武雄 (東芝) ,  松岡史倫 (東芝) ,  平井友洋 (NEC Electronics) ,  相澤宏一 (NEC Electronics) ,  長谷川英司 (NEC Electronics) ,  岩本敏幸 (NEC Electronics)
資料名： 電気学会電子デバイス研究会資料  (電気学会研究会資料)
巻： EDD-09  号： 34-49  ページ： 5-9  発行年： 2009年03月09日 
JST資料番号： Z0910A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 日本語 (JA)

抄録/ポイント： 半導体製品にとって,CMOSスケーリングの目的は,集積回路の機能あたりのコストを削減することである。ロジックSoC製品のchipサイズの指標としてよく用いられるのはロジックスタンダードセルのゲート密度と混栽SRAMのセルサイズである。前世代と比較して,前者は2倍以上,後者は2分の1以下にすることが通常求められる。さらに,1機能あたりのコストを世代ごとに50%削減するトレンドを維持しなければならない。以上の問題点を踏まえて本論文ではコスト競争力のある32nm世代のCMOSプラットフォーム技術を紹介する。今回,スタンダードセルのゲート密度3650Kgate/mm²とSRAMセルサイズ0.124μm²を最先端の一度露光技術とメタルゲートHigh-Kゲートスタック構造を用いて実現し,1機能あたりのコストを前世代の45nmと比較して50%低減させることに成功した。これは従来のDPプロセスを用いたPoly/SiONゲートスタック構造では達成することはできないものであり32nm世代でコスト競争力のあるCMOSプラットフォーム技術を構築することに成功した。

シソーラス用語： *半導体プロセス ,  *リソグラフィー ,  *原価低減 ,  露光 ,  SRAM ,  ゲート【半導体】 ,  誘電体薄膜
準シソーラス用語： *CMOSプロセス ,  *プラットフォーム【半導体】 ,  メタルゲート

分類 (1件)： 固体デバイス製造技術一般  (NC03030V)

引用文献 (4件)：

• S-Y. Wu et al.,“A 32nm CMOS Low Power SoC Platform Technology for Foundry Applications with Functional High Density SRAM” IEDM Tech. Dig., p.263, 2007
• X. Chen et al.,“A Cost Effective 32nm High-K/Metal Gate CMOS Technology for Low Power Applications with Single-Metal/Gate-First Process” Symp. on VLSI Tech., p.88, 2008
• S. Mimotogi et al.,“Patterning Strategy and Performance of 1.3NA tool for 32nm node Lithography” SPIE Advanced Lithography, 6924-21, 2008
• K. J. Kuhn et al.,“Reducing Variation in Advanced Logic Technologies: Approaches to Process and Design for Manufacturability of Nanoscale CMOS” IEDM Tech. Dig., p.471, 2007

タイトルに関連する用語 (6件)： 最先端 ,  リソグラフィー技術 ,  Mg ,  競争力 ,  世代 ,  CMOS