特許
J-GLOBAL ID：201103084675579981
半導体記憶装置
発明者：
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出願人/特許権者：
代理人 (1件)：
堀口 浩
公報種別：特許公報
出願番号（国際出願番号）：特願2001-266650
公開番号（公開出願番号）：特開2003-077285
特許番号：特許第4033438号
出願日： 2001年09月04日
公開日（公表日）： 2003年03月14日
請求項（抜粋）：
【請求項1】 複数の不揮発性メモリセルを行列状に配置し、同一行にある所定数の不揮発性メモリセルをサブワード線に接続したサブメモリセルアレイを行方向に複数配列し、且つ、同一行の複数のサブワード線に対し行セレクタを介し共通にメインワード線を接続し、
前記サブメモリセルアレイと比べて総数の少ない複数の不揮発性メモリセルを行列状に配置し、同一行にある所定数の不揮発性メモリセルをサブワード線に接続したブートセルアレイを行方向に複数配列し、且つ、同一行の複数のサブワード線に対し行セレクタを介し共通にメインワード線を接続した半導体記憶装置において、
各々の前記サブメモリセルアレイの同一列にある所定数の不揮発性メモリセルをサブビット線に接続し、且つ、前記サブメモリセルアレイ内の複数のサブビット線に対し列セレクタを介し共通にメインビット線を接続し、
各々の前記ブートセルアレイの同一列にある所定数の不揮発性メモリセルをサブビット線に接続し、且つ、前記サブメモリセルアレイ内の複数のサブビット線に対し列セレクタを介し共通にメインビット線を接続し、
前記ブートセルアレイのメインビット線を前記サブメモリセルアレイのメインビット線に揃えて配置するとともに、前記サブメモリセルアレイおよび前記ブートセルアレイにおいて、各々のサブビット線の総数を同数とし、各々のサブワード線の長さを実質同じとし、前記メインビット線同士の間隔を実質同じとし、
前記サブメモリセルアレイのメインビット線および前記ブートセルアレイのメインビット線を独立とし、互いに異なるセンスアンプに接続することにより別動作を可能とし、
各々の前記サブメモリセルアレイおよび各々の前記ブートセルアレイは独立して消去可能な容量単位であり、前記サブメモリセルアレイの記憶容量と、複数の前記ブートセルアレイの総記憶容量とが等しく、前記サブメモリセルアレイの少なくとも1つは、他の前記サブメモリセルアレイと異なる方法によりアクセスされる特殊サブメモリセルアレイであることを特徴とする半導体記憶装置。
IPC (3件)：
G11C 16/06 ( 200 6.01)
, G11C 16/02 ( 200 6.01)
, G11C 29/04 ( 200 6.01)
G11C 17/00 634 A
, G11C 17/00 639 A
, G11C 17/00 633 A
, G11C 17/00 614
, G11C 29/00 603 H
