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J-GLOBAL ID：200902102823618793   整理番号：97A0372188

内蔵メモリアレイへの完全スキャン設計の適用

Application of Full Scan Design to Embedded Memory Arrays.

著者 (4件)： YANO S (NEC Corp., Fuchu-shi, JPN) ,  AKAGI K (NEC Electronics, Inc., CA, USA) ,  INOHARA H (NEC Systems Lab., Inc., CA, USA) ,  ISHIURA N (Osaka Univ., Suita-shi, JPN)
資料名： IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences (Institute of Electronics, Information and Communication Engineers)  (IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences (Institute of Electronics, Information and Communication Engineers))
巻： E80-A  号： 3  ページ： 514-520  発行年： 1997年03月 
JST資料番号： F0699C  ISSN： 0916-8508  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 英語 (EN)

抄録/ポイント： 内蔵メモリアレイ試験に関する問題を克服するため新しいスキャン...

シソーラス用語： 集積回路メモリ ,...
準シソーラス用語： スキャン設計 ,...

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分類 (1件)： 半導体集積回路  (NC03162T)

引用文献 (16件)：

• KOBAYASHI, A. Flip-flop circuit with ELT capability. Natl. Conv. (Rec.) IECE Japan. 1968, 962
• FUNATSU, S. Test generation systems in Japan. Proc. Design Automation Conf. 1975, 114-122
• FICHELBERGER, E. B. A logic design structure for LSI testability. Proc. Design Automation Conf. 1977, 462-468
• WILLIAM'S, T. W. Design for testability - A survey. Proc. of the IEEE. 1983, 71, 1, 98-112
• FUNATSU, S. Scan degign at NEC. IEEE Design & Test of Computers. 1989, 6, 3, 50-57

タイトルに関連する用語 (2件)： メモリアレイ ,  スキャン設計