文献

J-GLOBAL ID：200902279470102116   整理番号：09A0518400

3Dチップスタックのための簡単な20μmピッチ縦方向相互接続プロセス

Simplified 20-μm Pitch Vertical Interconnection Process for 3D Chip Stacking

著者 (6件)： SAKUMA Katsuyuki (Waseda Univ., Tokyo, JPN) ,  SAKUMA Katsuyuki (IBM Tokyo Res. Lab., Kanagawa, JPN) ,  NAGAI Noriyasu (Waseda Univ., Tokyo, JPN) ,  SAITO Mikiko (Waseda Univ., Tokyo, JPN) ,  MIZUNO Jun (Waseda Univ., Tokyo, JPN) ,  SHOJI Shuichi (Waseda Univ., Tokyo, JPN)
資料名： IEEJ Transactions on Electrical and Electronic Engineering  (IEEJ Transactions on Electrical and Electronic Engineering)
巻： 4  号： 3  ページ： 339-344  発行年： 2009年05月 
JST資料番号： W1854A  ISSN： 1931-4973  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： シリコン貫通ビア(TSV)技術についてのべる。75μm厚シリコン上にパターニングを行い,D-RIEによりTSVを作成する。ビア深さとエッチング時間の関係を20μm及び40μmピッチについて示す。フォトレジスト(PR)を除去して熱酸化する。次にCu/Crシード層をもつシリコン基板上にこのチップを仮固定する。接着剤としてPRを用いるが,ビア直下部分のPRはフォトリソグラフィーとエッチングで取り除く。電気めっき工程によりマイクロバンプ用にSn-Cuをシード層に堆積し,また縦方向配線用にビアホール全体にNiを充填する。チップサイズ20mm×20mm,TSV及びマイクロバンプ直径10μmの試作例で検証した。

シソーラス用語： *バイアホール ,  *相互接続 ,  *高密度実装 ,  三次元 ,  バンプ ,  ボンディング【IC】 ,  電気めっき ,  スルーホールめっき ,  充填 ,  はんだ
準シソーラス用語： *貫通ビア ,  *三次元実装 ,  マイクロバンプ ,  ビアフィリング ,  鉛フリーはんだ

分類 (1件)： 固体デバイス製造技術一般  (NC03030V)

引用文献 (8件)：

• WIELAND, R. 3D integration of CMOS transistors with ICV-SLID technology. Microlectronic Engineering. 2005, 82, 3, 529-533
• KNICKERBOCKER, JU. 3D silicon integration. Proceedings of the 58th Electronic Components and Technology Conference (ECTC), 2008. 2008, 538-543
• SAKUMA, K. 3D chip-stacking technology with through silicon vias and low-volume lead-free interconnections. IBM Journal of Research and Development. 2008, 52, 6, 611-622
• TOPOL, AW. Three-dimensional integrated circuits. IBM Journal of Research and Development. 2006, 50, 4, 491-504
• KOYANAGI, M. Future system-on-silicon LSI chips. IEEE Micro. 1998, 18, 4, 17-22

タイトルに関連する用語 (6件)： 3D ,  スタック ,  ピッチ ,  縦方向 ,  相互接続 ,  プロセス