特許
J-GLOBAL ID:200903000035261597

半導体装置の製造方法

発明者:
出願人/特許権者:
代理人 (1件): 速水 進治
公報種別:公開公報
出願番号(国際出願番号):特願2006-001658
公開番号(公開出願番号):特開2007-184420
出願日: 2006年01月06日
公開日(公表日): 2007年07月19日
要約:
【課題】ソース・ドレイン領域にシリサイド層が設けられたトランジスタの接合リーク電流を抑制する。【解決手段】シリコン基板101の素子形成面にゲート電極105を形成した後、シリコン基板101に絶縁膜を形成する。絶縁膜をエッチバックしてゲート電極105の側壁を覆うサイドウォール107を形成するとともに、サイドウォール107の側方のソース・ドレイン領域109が形成される領域において、シリコン基板101の素子形成面をエッチング除去し、素子形成面に略水平な掘り下げ面を形成する。その後、ゲート電極105の周囲のシリコン基板101に不純物をイオン注入し、ソース・ドレイン領域109を形成する。そして、ゲート電極105が設けられたシリコン基板101の素子形成面にNi膜を形成し、Ni膜とシリコン基板101とを反応させて、Niシリサイド層111を形成する。【選択図】図1
請求項(抜粋):
シリコン基板の素子形成面にゲート電極を形成する工程と、 前記ゲート電極が設けられた前記シリコン基板に絶縁膜を形成する工程と、 前記ゲート電極上および前記シリコン基板上の前記絶縁膜をエッチバックすることにより、前記ゲート電極の側壁を覆う側壁絶縁膜を形成するとともに、前記側壁絶縁膜の側方のソース・ドレイン領域が形成される領域において、前記シリコン基板の前記素子形成面をエッチング除去し、前記素子形成面に略水平な掘り下げ面を形成する工程と、 側壁絶縁膜を形成するとともに掘り下げ面を形成する前記工程の後、前記ゲート電極の周囲の前記シリコン基板に不純物をイオン注入し、ソース・ドレイン領域を形成する工程と、 ソース・ドレイン領域を形成する前記工程の後、前記ゲート電極が設けられた前記シリコン基板の前記掘り下げ面に金属膜を形成する工程と、 前記金属膜と前記シリコン基板とを反応させて、前記ソース・ドレイン領域の上部にシリサイド層を形成する工程と、 を含む半導体装置の製造方法。
IPC (4件):
H01L 29/78 ,  H01L 29/417 ,  H01L 21/28 ,  H01L 21/336
FI (4件):
H01L29/78 301S ,  H01L29/50 M ,  H01L21/28 301S ,  H01L29/78 301P
Fターム (65件):
4M104BB01 ,  4M104BB21 ,  4M104DD02 ,  4M104DD22 ,  4M104DD26 ,  4M104DD78 ,  4M104DD80 ,  4M104DD84 ,  4M104EE09 ,  4M104EE14 ,  4M104EE17 ,  4M104FF14 ,  4M104FF27 ,  4M104GG09 ,  4M104GG10 ,  4M104GG14 ,  4M104HH20 ,  5F140AA01 ,  5F140AA24 ,  5F140AA39 ,  5F140BA01 ,  5F140BA20 ,  5F140BD09 ,  5F140BD11 ,  5F140BE07 ,  5F140BF01 ,  5F140BF04 ,  5F140BF05 ,  5F140BF08 ,  5F140BF11 ,  5F140BF18 ,  5F140BG03 ,  5F140BG04 ,  5F140BG08 ,  5F140BG12 ,  5F140BG14 ,  5F140BG30 ,  5F140BG34 ,  5F140BG38 ,  5F140BG44 ,  5F140BG45 ,  5F140BG52 ,  5F140BG53 ,  5F140BG56 ,  5F140BH07 ,  5F140BH14 ,  5F140BJ01 ,  5F140BJ08 ,  5F140BJ27 ,  5F140BK02 ,  5F140BK05 ,  5F140BK09 ,  5F140BK13 ,  5F140BK21 ,  5F140BK23 ,  5F140BK24 ,  5F140BK29 ,  5F140BK34 ,  5F140BK38 ,  5F140BK39 ,  5F140BK40 ,  5F140CB01 ,  5F140CB04 ,  5F140CB08 ,  5F140CF04
引用特許:
出願人引用 (1件) 審査官引用 (6件)
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