特許
J-GLOBAL ID：200903000272204026
半導体記憶装置およびその製造方法
発明者：
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出願人/特許権者：
代理人 (1件)：
深見 久郎 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-197703
公開番号（公開出願番号）：特開平9-045873
出願日： 1995年08月02日
公開日（公表日）： 1997年02月14日
要約：
【要約】【課題】 高電圧周辺回路におけるトランジスタの高耐圧化を損なうことなく、低電圧周辺回路のトランジスタの駆動能力を確保し得る半導体記憶装置を提供する。【解決手段】 pMOS高電圧トランジスタ45は、シリコン基板1にボトムnウェル8、nウェル11、およびpウェル16が形成されている。pウェル16はボトムnウェル8上にあり、pウェル16がソース/ドレインとなりチャネル領域を規定する。nウェル11もボトムnウェル8上にあり、かつpウェル16に隣接するように形成されている。また、ゲート電極24の端からサイドウォール絶縁膜29の幅だけ離れた位置に端部を有する高濃度不純物領域33が形成されている。
請求項（抜粋）：
情報を記憶するためのメモリセルアレイと、前記メモリセルアレイの動作を制御する周辺回路領域とを有し、前記周辺回路領域は、相対的に高い電圧が印加される高電圧周辺回路と、相対的に低い電圧が印加される低電圧周辺回路とを含む半導体記憶装置であって、前記高電圧周辺回路は、第1導電型の半導体基板と、前記半導体基板に埋込まれて形成された第2導電型の第1の半導体ウェル領域と、前記第1の半導体ウェル領域の上に接して形成され、互いに距離を隔てて形成された第2導電型の第2と第3の半導体ウェル領域と、前記第1の半導体ウェル領域の上に接して形成され、かつ前記第2と第3の半導体ウェル領域の間にそれぞれに隣接して形成され、さらに互いに距離を隔てて形成された第1導電型の第4と第5の半導体ウェル領域と、前記第4と第5の半導体ウェル領域の間に隣接して形成され、かつ前記第1の半導体ウェル領域の上に接して形成された第2導電型の第6の半導体ウェル領域と、前記第4と第5と第6の半導体ウェル領域の上にゲート絶縁膜を介在させて形成されたゲート電極と、前記ゲート電極の両側にあって、前記第4と第5の半導体ウェル領域内にそれぞれ形成され、かつ前記第4と第5の半導体ウェル領域よりも高い不純物濃度を有する1対の第1導電型の高濃度不純物領域とを備えた、半導体記憶装置。
IPC (6件)：
H01L 27/10 481
, G11C 11/417
, H01L 27/115
, H01L 21/8247
, H01L 29/788
, H01L 29/792
H01L 27/10 481
, G11C 11/34 305
, H01L 27/10 434
, H01L 29/78 371
