特許
J-GLOBAL ID：200903000821285645

絶縁膜のエッチング方法及びそれを用いた半導体記憶装置の製造方法

発明者：
野呂 文彦

野呂 文彦 について


出願人/特許権者：
松下電器産業株式会社

松下電器産業株式会社 について


代理人 (1件)： 前田 弘 (外7名)
公報種別：公開公報
出願番号（国際出願番号）：特願2002-035460
公開番号（公開出願番号）：特開2003-243540
出願日： 2002年02月13日
公開日（公表日）： 2003年08月29日
要約：
【要約】【課題】 MONOS型のメモリ素子とMOS型のロジック素子とを混載する半導体記憶装置の製造方法において、ロジック素子形成領域に出する半導体基板の表面がオーバエッチングされないようにする。【解決手段】 ロジック素子形成領域32を開口する第1のレジストパターン52を形成した後、第1のレジストパターン52をマスクとして、酸化シリコンからなる第3の絶縁膜18Aに対して、弗酸水溶液によるエッチングを行なうことにより、第3の絶縁膜18Aの埋め込み素子分離膜15Bを含むロジック素子形成領域32を覆う部分を除去する。次に、露出した第3の絶縁膜18Aをマスクとして、窒化シリコンからなる第2の絶縁膜17Aに対して、熱リン酸水溶液によるエッチングを行なうことにより、第2の絶縁膜17Aにおける埋め込み素子分離膜15Bを含むロジック素子形成領域32を覆う部分を除去する。
請求項（抜粋）：
半導体基板の主面に形成した溝部に、その上面が前記主面よりも高くなるように絶縁膜を埋め込むことにより埋め込み素子分離膜を形成し、形成した埋め込み素子分離膜によって、前記主面を第1の活性領域及び第2の活性領域に区画する第1の工程と、前記半導体基板の上に前記埋め込み素子分離膜を含む全面にわたって、所定のエッチング溶液に溶解する第1の絶縁膜を形成する第2の工程と、前記第1の絶縁膜の上に、前記所定のエッチング溶液によるエッチング速度が前記第1の絶縁膜のエッチング速度よりも小さい第2の絶縁膜を形成する第3の工程と、前記第2の絶縁膜における前記埋め込み素子分離膜を含む前記第2の活性領域を覆う部分を選択的に除去する第4の工程と、前記第2の絶縁膜をマスクとし、前記所定のエッチング溶液を用いて、前記第1の絶縁膜における前記埋め込み素子分離膜を含む前記第2の活性領域を覆う部分を除去する第5の工程を備えていることを特徴とする絶縁膜のエッチング方法。
IPC (4件)：
H01L 21/8247 ,  H01L 27/115 ,  H01L 29/788 ,  H01L 29/792
FI (2件)：
H01L 29/78 371 ,  H01L 27/10 434
Fターム (22件)：
5F083EP18 ,  5F083EP23 ,  5F083JA04 ,  5F083JA05 ,  5F083JA19 ,  5F083PR05 ,  5F083PR06 ,  5F083PR12 ,  5F083PR15 ,  5F083PR43 ,  5F083PR53 ,  5F083ZA05 ,  5F083ZA07 ,  5F083ZA12 ,  5F101BA45 ,  5F101BA46 ,  5F101BB05 ,  5F101BD02 ,  5F101BH03 ,  5F101BH06 ,  5F101BH15 ,  5F101BH21
引用特許：
審査官引用 (7件)
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