特許
J-GLOBAL ID：200903001292642530

半導体装置及びその製造方法

発明者：
橋本 真吾

橋本 真吾 について


出願人/特許権者：
NECエレクトロニクス株式会社

NECエレクトロニクス株式会社 について


代理人 (1件)： 鈴木 章夫
公報種別：公開公報
出願番号（国際出願番号）：特願2004-095919
公開番号（公開出願番号）：特開2005-285991
出願日： 2004年03月29日
公開日（公表日）： 2005年10月13日
要約：
【課題】高精度なリソグラフィ技術を不要にして付加抵抗を含む配線を容易に製造し、リソグラフィ工程におけるマージンを緩和してメモリセルサイズの縮小化を図る。【解決手段】ポリシリコン層104上にシリサイド層107を有するサリサイド構造のゲート電極を備えるトランジスタを形成し、層間絶縁膜110を形成し、ゲート電極に接続するためのコンタクトホール112を開口し、コンタクトホールの底面に露呈されたシリサイド層107を除去し、コンタクトホールを通してゲート電極に接続されるノード配線111(NL1,NL2)を形成し、シリサイド層が存在しないコンタクトを高抵抗化して付加抵抗とする。コンタクトホールを利用した自己整合法によってシリサイド層を除去しているので、高精度のリソグラフィ工程が不要で製造が容易になり、リソグラフィ工程でのマージンを低減し、メモリセルサイズを縮小化する。【選択図】図3
請求項（抜粋）：
半導体層上にシリサイド層を有するサリサイド構造の導体層を備える半導体装置であって、前記導体層は上層配線に接続するコンタクト接続領域にのみ前記シリサイド層が存在しないことを特徴とする半導体装置。
IPC (7件)：
H01L21/8244 ,  H01L21/28 ,  H01L21/3205 ,  H01L21/768 ,  H01L27/11 ,  H01L29/423 ,  H01L29/49
FI (6件)：
H01L27/10 381 ,  H01L21/28 L ,  H01L21/28 301D ,  H01L29/58 G ,  H01L21/90 A ,  H01L21/88 Q
Fターム (59件)：
4M104BB01 ,  4M104BB20 ,  4M104BB25 ,  4M104CC05 ,  4M104DD02 ,  4M104DD07 ,  4M104DD08 ,  4M104DD09 ,  4M104DD11 ,  4M104DD21 ,  4M104DD64 ,  4M104DD65 ,  4M104DD71 ,  4M104DD75 ,  4M104DD84 ,  4M104FF13 ,  4M104FF14 ,  4M104FF26 ,  4M104GG09 ,  4M104GG10 ,  4M104GG16 ,  4M104HH20 ,  5F033HH08 ,  5F033JJ18 ,  5F033JJ19 ,  5F033JJ33 ,  5F033KK04 ,  5F033KK25 ,  5F033KK27 ,  5F033MM07 ,  5F033NN06 ,  5F033NN07 ,  5F033NN17 ,  5F033PP06 ,  5F033PP15 ,  5F033QQ09 ,  5F033QQ11 ,  5F033QQ19 ,  5F033QQ25 ,  5F033QQ28 ,  5F033QQ31 ,  5F033QQ37 ,  5F033QQ48 ,  5F033QQ58 ,  5F033QQ70 ,  5F033RR04 ,  5F033TT08 ,  5F033VV06 ,  5F033VV16 ,  5F033XX00 ,  5F083BS01 ,  5F083BS13 ,  5F083BS27 ,  5F083BS46 ,  5F083GA18 ,  5F083JA35 ,  5F083JA36 ,  5F083JA39 ,  5F083JA40
引用特許：
出願人引用 (11件)
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審査官引用 (8件)
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