特許
J-GLOBAL ID：200903003315362703

半導体装置およびその製造方法

発明者：
永井 謙一

永井 謙一 について


出願人/特許権者：
シャープ株式会社

シャープ株式会社 について


代理人 (3件)： 山崎 宏 ,  前田 厚司 ,  仲倉 幸典
公報種別：公開公報
出願番号（国際出願番号）：特願2003-328207
公開番号（公開出願番号）：特開2005-093907
出願日： 2003年09月19日
公開日（公表日）： 2005年04月07日
要約：
【課題】接合リーク増大およびゲート絶縁膜信頼性の悪化を抑制できる半導体装置およびその製造方法を提供する。【解決手段】半導体装置は、シリコン基板1と、シリコン基板1に形成されたn型ウェル領域2と、n型ウェル領域2に形成されたp型の拡散層からなる第1,第2のソース・ドレイン領域8,18と、第1のソース・ドレイン領域8と第2のソース・ドレイン領域18との間にある領域上に形成されたゲート絶縁膜4と、ゲート絶縁膜4上に形成されたポリシリコン5とを備えている。シリコン基板1のポリシリコン5側の表層部には、シリサイド反応を阻止するための高酸素濃度層9,19を形成すると共に、ポリシリコン5の上部にもシリサイド反応を阻止するための高酸素濃度層29を形成している。【選択図】図1
請求項（抜粋）：
基板と、 上記基板に形成された第1導電型のウェル領域と、 上記ウェル領域に形成された第2導電型の拡散層からなる第1,第2のソース・ドレイン領域と、 上記第1のソース・ドレイン領域と上記第2のソース・ドレイン領域との間にある領域上に形成されたゲート絶縁膜と、 上記ゲート絶縁膜上に形成されたゲート電極と、 上記ゲート電極および上記第1,第2のソース・ドレイン領域の上部に形成され、上記基板の厚み方向におけるシリサイド反応を阻止する第1のシリサイド反応阻止領域とを備えたことを特徴とする半導体装置。
IPC (7件)：
H01L21/336 ,  H01L21/265 ,  H01L21/28 ,  H01L29/417 ,  H01L29/423 ,  H01L29/49 ,  H01L29/78
FI (6件)：
H01L29/78 301P ,  H01L21/28 A ,  H01L21/28 301D ,  H01L29/50 M ,  H01L29/58 G ,  H01L21/265 W
Fターム (59件)：
4M104AA01 ,  4M104BB01 ,  4M104BB20 ,  4M104BB21 ,  4M104BB25 ,  4M104CC01 ,  4M104CC05 ,  4M104DD21 ,  4M104DD23 ,  4M104DD26 ,  4M104DD37 ,  4M104DD55 ,  4M104DD65 ,  4M104DD78 ,  4M104DD82 ,  4M104DD84 ,  4M104FF14 ,  4M104GG09 ,  4M104HH16 ,  4M104HH20 ,  5F140AA10 ,  5F140AA13 ,  5F140AA21 ,  5F140AA24 ,  5F140AA39 ,  5F140AC01 ,  5F140BA01 ,  5F140BE07 ,  5F140BF04 ,  5F140BF11 ,  5F140BF18 ,  5F140BF37 ,  5F140BF38 ,  5F140BG08 ,  5F140BG14 ,  5F140BG28 ,  5F140BG35 ,  5F140BG38 ,  5F140BG43 ,  5F140BG44 ,  5F140BG45 ,  5F140BH15 ,  5F140BH22 ,  5F140BH41 ,  5F140BH45 ,  5F140BH49 ,  5F140BJ01 ,  5F140BJ08 ,  5F140BK02 ,  5F140BK13 ,  5F140BK21 ,  5F140BK22 ,  5F140BK29 ,  5F140BK35 ,  5F140BK38 ,  5F140BK39 ,  5F140CB08 ,  5F140CF04 ,  5F140CF07
引用特許：
出願人引用 (3件) 審査官引用 (3件)

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