横型短チャネルDMOS及びその製造方法並びに半導体装置

発明者：
出願人/特許権者：
代理人 (2件)：松尾誠剛 , 江森健二
公報種別：公開公報
出願番号（国際出願番号）：特願2004-045234
公開番号（公開出願番号）：特開2005-236142
出願日： 2004年02月20日
公開日（公表日）： 2005年09月02日
要約：

【課題】ゲート抵抗及びオン抵抗が低く、高速スイッチング特性及び電流駆動特性に優れた横型短チャネルDMOSを提供する。【解決手段】 N-型エピタキシャル層110の表面近傍に、P型ウェル114と接しないようにオン抵抗低減用N型ウェル134が形成された横型短チャネルDMOS1Aであって、 P-型半導体基体106とN-型エピタキシャル層110との境界に、平面的に見て少なくともP型ウェル114と重なり合う部分に、N-型エピタキシャル層110より高濃度のN型不純物を含むN型埋め込み層108を、オン抵抗低減用N型ウェル134と接触しないように形成したことを特徴とする横型短チャネルDMOS。【選択図】図1

請求項（抜粋）：

P-型半導体基体の表面に形成されたN-型エピタキシャル層と、このN-型エピタキシャル層の表面近傍に形成されチャネル形成領域を含むP型ウェルと、このP型ウェルの表面近傍に形成されたN+型ソース領域と、前記N-型エピタキシャル層の表面近傍に、前記P型ウェルと接しないように形成されたオン抵抗低減用N型ウェルと、このオン抵抗低減用N型ウェルの表面近傍に形成されたN+型ドレイン領域と、前記N+型ソース領域から前記N+型ドレイン領域に至る領域のうち少なくとも前記チャネル形成領域の上部にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極と接続されたゲート抵抗低減用金属層と、を備えた横型短チャネルDMOSであって、前記P-型半導体基体と前記N-型エピタキシャル層との境界の、平面的に見て少なくとも前記P型ウェルと重なり合う部分に形成され、前記N-型エピタキシャル層より高濃度のN型不純物を含むN型埋め込み層であって、前記オン抵抗低減用N型ウェルと接触しないように形成されたN型埋め込み層をさらに備えたことを特徴とする横型短チャネルDMOS。

IPC (5件)：

H01L29/78 , H01L21/8234 , H01L21/8249 , H01L27/06 , H01L27/088

FI (3件)：

H01L29/78 301D , H01L27/06 321A , H01L27/08 102A

Fターム (44件)：

5F048AA05 , 5F048AA08 , 5F048AC05 , 5F048AC06 , 5F048BA07 , 5F048BA12 , 5F048BB05 , 5F048BB16 , 5F048BB20 , 5F048BC03 , 5F048BC18 , 5F048BG12 , 5F048BH01 , 5F048BH02 , 5F048CA03 , 5F140AA01 , 5F140AA11 , 5F140AA30 , 5F140AA40 , 5F140AB01 , 5F140AC21 , 5F140BA01 , 5F140BA16 , 5F140BD19 , 5F140BE07 , 5F140BF01 , 5F140BF04 , 5F140BF44 , 5F140BF53 , 5F140BF54 , 5F140BF58 , 5F140BH03 , 5F140BH04 , 5F140BH13 , 5F140BH30 , 5F140BH41 , 5F140BH43 , 5F140BH47 , 5F140BH49 , 5F140BH50 , 5F140BK13 , 5F140CB06 , 5F140CD01 , 5F140CD09

引用特許：

出願人引用 (1件)

半導体装置およびその駆動方法
公報種別：公開公報出願番号：特願平7-284856 出願人：富士電機株式会社

審査官引用 (6件)

半導体装置の製造方法
公報種別：公開公報出願番号：特願平6-099409 出願人：富士電機株式会社
MOS半導体装置の製造方法
公報種別：公開公報出願番号：特願2002-114961 出願人：三洋電機株式会社
半導体装置
公報種別：公開公報出願番号：特願平10-120867 出願人：株式会社デンソー

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