集積メモリデバイスおよびその製造方法

発明者： , , ,
出願人/特許権者：
代理人 (3件)：山本秀策 , 安村高明 , 森下夏樹
公報種別：公開公報
出願番号（国際出願番号）：特願2005-198146
公開番号（公開出願番号）：特開2006-054435
出願日： 2005年07月06日
公開日（公表日）： 2006年02月23日
要約：

【課題】容易に製造可能であり、セルのサイズの縮小を可能にするメモリデバイスを提供する。【解決手段】本発明の、トンネル電界効果トランジスタ(TFET)と埋込みビット線とを用いたメモリデバイスには、記憶セルの行および列を含む行列が含まれる。各記憶セルには、少なくとも1つのセルトランジスタ(T01〜Tmn)が含まれ、そのセルトランジスタは第1のドープされた領域と第2のドープされた領域とを含んでおり、一方がソース領域(98)であり、もう一方がドレイン領域(152)である。そのメモリデバイスにはワード線(T01〜Tmn)が含まれ、各ワード線は1つの行にあるメモリセルとビット線とに接続されており、各ビット線は1つの列における記憶セルに接続されている。第1のドープされた領域と第2のドープされた領域のドーピングタイプは異なる。【選択図】図2

請求項（抜粋）：

記憶セルの行と記憶セルの列とを含む行列に配置された複数の記憶セルであって、各記憶セルは少なくとも1つのセルトランジスタを含んでおり、各セルトランジスタは第1のドープされた領域と第2のドープされた領域とを含んでおり、該第1および該第2のドープされた領域の一方がドレイン領域であり、該第1および該第2の領域のもう一方がソース領域であり、該第1のドープされた領域が該第2のドープされた領域と異なるドーピングタイプを有する、複数の記憶セルと、複数のワード線であって、各ワード線が1つの行における記憶セルに接続されている、複数のワード線と、複数の第1のビット線であって、該第1のビット線の各々が1つの列における記憶セルに接続されている、複数の第1のビット線とを備えた、メモリデバイス。

IPC (7件)：

H01L 21/824 , H01L 29/792 , H01L 29/788 , H01L 27/115 , H01L 27/11 , H01L 27/112 , H01L 27/105

FI (6件)：

H01L29/78 371 , H01L27/10 434 , H01L27/10 381 , H01L27/10 433 , H01L27/10 444 , H01L27/10 447

Fターム (47件)：

5F083AD01 , 5F083BS04 , 5F083BS16 , 5F083CR00 , 5F083EP02 , 5F083EP23 , 5F083EP55 , 5F083EP62 , 5F083EP63 , 5F083EP67 , 5F083EP68 , 5F083EP79 , 5F083ER02 , 5F083ER03 , 5F083ER09 , 5F083ER14 , 5F083ER19 , 5F083ER22 , 5F083ER23 , 5F083ER29 , 5F083ER30 , 5F083FR00 , 5F083FZ10 , 5F083GA09 , 5F083JA04 , 5F083JA35 , 5F083JA36 , 5F083JA37 , 5F083JA53 , 5F083KA08 , 5F083KA13 , 5F083NA01 , 5F083PR09 , 5F101BA01 , 5F101BA29 , 5F101BB05 , 5F101BC02 , 5F101BC11 , 5F101BD05 , 5F101BD07 , 5F101BD09 , 5F101BD34 , 5F101BD35 , 5F101BD36 , 5F101BE02 , 5F101BE05 , 5F101BE07

引用特許：

審査官引用 (10件)

不揮発性トンネルトランジスタおよびメモリ回路
公報種別：公開公報出願番号：特願平5-112558 出願人：日本電気株式会社
不揮発性メモリ、製造およびプログラミングの方法
公報種別：公表公報出願番号：特願2002-520232 出願人：モトローラ・インコーポレイテッド
電気経路、フラッシュEPROMメモリセルのアレイ、メモリセルのアレイおよび電気経路を製造する方法
公報種別：公開公報出願番号：特願平7-163415 出願人：アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド

全件表示

前のページに戻る