特許
J-GLOBAL ID：200903008346593470

半導体集積回路装置

発明者：
牧野 博之

牧野 博之 について


出願人/特許権者：
三菱電機株式会社

三菱電機株式会社 について


代理人 (1件)： 田澤 博昭 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-169028
公開番号（公開出願番号）：特開平11-214962
出願日： 1998年06月16日
公開日（公表日）： 1999年08月06日
要約：
【要約】【課題】 内部回路としてラッチ回路20を構成した場合に、そのラッチ回路20を構成するMOSFETのリーク電流のために、ノードに保持されていたデータが失われてしまう。【解決手段】 電源27とVA1.8との間にダイオード31を接続すると共に、VB1.12とGND11との間にダイオード32を接続する。また、2入力NANDゲート1およびラッチ回路20を構成するpチャネルMOSFET2,3,21,22の基板電位を電源27に接続すると共に、nチャネルMOSFET4,5,23,24の基板電位をGND11に接続する。
請求項（抜粋）：
第2の電源よりも高い電位を有する第1の電源と、その第1の電源と第1の給電ラインとの間を接続する第1のスイッチ素子と、上記第2の電源と第2の給電ラインとの間を接続する第2のスイッチ素子と、上記第1の電源と上記第1の給電ラインとの間に接続された第1の電圧降下回路と、上記第2の電源と上記第2の給電ラインとの間に接続された第2の電圧降下回路と、上記第1の給電ラインと上記第2の給電ラインとの間に接続され、pチャネルMOSFETおよびnチャネルMOSFETにより構成され、そのpチャネルMOSFETの基板端子が上記第1の電源に接続されると共に、そのnチャネルMOSFETの基板端子が上記第2の電源に接続された順序回路とを備えた半導体集積回路装置。
IPC (3件)：
H03K 3/356 ,  H03K 19/00 ,  H03K 19/0944
FI (3件)：
H03K 3/356 Z ,  H03K 19/00 A ,  H03K 19/094 A
引用特許：
審査官引用 (6件)
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引用文献：
審査官引用 (1件)

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